专利名称：Eeprom的存储单元及其制造方法
技术领域：
本发明涉及一种半导体存储器及其制造方法，尤其涉及一种EEPORM存储器的存 储单元及其制造方法。
背景技术：
电可擦可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)，是一种掉电后数据不丢失的存储芯片；其可以在电脑上或专用设备上 擦除已有信息，重新编程。EEPROM是非易失性存储器，其中的闪速EEPROM发展迅速。EEPROM 比DRAM复杂，因此EEPROM的集成度很难提高。一个EEPROM存储单元的存储信息的部分就像一个常闭或常开的晶体管，当浮栅 充电时，容纳电荷或者阻碍电子从控制栅流向硅；充电通过将源/漏接地，于控制栅上施加 电压来完成；施加反向电压，将使电荷流向硅衬底。这样，基于一个存储单元存储1位(bit) 数据，随着大规模的存储单元阵列结构，芯片尺寸增大。典型的，非易失性存储器有两个基 本的结构堆叠栅结构和分离栅结构。具有堆叠栅结构的EEPROM通常包括浮栅和设置于浮 栅上的控制栅。此种堆叠栅结构的EEPORM通常会有过擦除问题，一旦过擦除问题发生，在 其他存储单元的读操作过程中就会有不期望出现的漏电流。制造堆叠栅结构的EEPROM比 分离栅结构的EEPROM工艺流程简单，然而，由于其有过擦除问题而分离栅结构的EEPROM没 有，因此具有分离栅结构的EEPROM使用范围更广。具有分离栅结构的EEPROM包括控制栅，浮栅和选择栅，其中控制栅设于浮栅之 上，控制栅和浮栅两者是侧边补偿(laterally offset)。尽管具有分离栅结构的EEPROM没 有过擦除问题，然而，由于选择栅的引入，增加了制造步骤的复杂性并且增加了存储单元的 尺寸。分离栅结构的EEPROM的存储单元比堆叠栅结构的EEPROM的存储器的存储单元大， 分离栅存储单元很难按比例缩小，因为选择栅、控制栅和浮栅不是自对准。参考图1 图4为现有技术的EEPROM的存储单元沿字线方向的制造方法剖面结 构示意图，现有技术的EEPROM的存储单元的制造步骤包括参考图1，提供衬底100，在衬底 100上形成高压氧化层112和遂穿氧化层111 ；参考图2，在形成高压氧化层112和遂穿氧 化层111后，进行离子注入，在衬底100内形成浮栅管的轻掺杂源区101、轻掺杂漏区102和 MOS管的轻掺杂源区103、轻掺杂漏区104 ；参考图3，在遂穿氧化层111上形成第一多晶硅 层(图中未示)，之后对第一多晶硅层进行刻蚀工艺，形成浮栅120，之后在浮栅120上形成 栅间介质层130 ；参考图4，形成栅间介质层130后，在栅间介质层130、高压氧化层112和 遂穿氧化层111组成的表面形成第二多晶硅层(图中未示)，然后进行刻蚀工艺，形成控制 栅141和选择栅142 ；其中，控制栅141包括位于浮栅120顶部的部分，以及位于浮栅120两 侧、遂穿氧化层111上的部分，这样设置是为了保证控制栅141与衬底内源区101、漏区102 有重叠部分；选择栅142位于高压氧化层112上；而且在该步骤中在沉积第二多晶硅层前， 需要在高压氧化层112上进行额外的步骤重新生成氧化层，以避免该高压氧化层搁置时间 太久被损坏。以上所述的现有技术，通过轻掺杂有源区定义浮栅管的沟道的长度，然后形成浮栅，为了保证浮栅与有源区有重叠的部分，会将浮栅沿剖面方向延伸的长度制作的较长， 这就增大了浮栅管的尺寸；并且，为了保证控制栅与有源区有重叠的部分，控制栅141和栅 间介质层130不仅形成于浮栅120顶部和侧壁，还形成于浮栅侧面的部分遂穿氧化层上，这 样同样会增大浮栅管的尺寸；并且在沉积第二多晶硅层前，需要在高压氧化层上进行额外 的步骤重新生成氧化层，以避免该高压氧化层搁置时间太久被损坏。为了改善具有分离结构的EEPROM的存储单元的选择栅、控制栅和浮栅不是自对 准，很难按比例缩小的缺点，申请号为200610170170. X的中国发明专利“制造EEPROM器件 的方法”公开了一种可以缩小存储单元尺寸的方法，在衬底上形成掩膜图案；在通过掩膜图 案暴露出来的衬底的顶部上形成栅极氧化物层；在栅极氧化物层的顶部上形成与掩膜图案 的两侧壁都自对准的存取栅；除去掩膜图案，形成被附接到存取栅极的侧壁的第一电介质 间隔件；形成适合覆盖存取栅极和第一电介质间隔件的绝缘层；以及形成两个单元栅极， 分别与两个存取栅极的相对侧壁自对准，每个第一电介质间隔件被插入到相应的单元栅极 与相应的存取栅极之间，单元栅极是在绝缘层的顶部上分开设置的。以上所述专利中公开 的方法制造工艺较复杂。为了解决以上所述的现有技术的缺点，需要提出一种新的制造EEPROM的方法。
发明内容
本发明要解决的技术问题是提供一种工艺流程简单的EEPROM的存储单元及其制 造方法，以缩小EEPROM的存储单元的尺寸EEPR0M。为解决上述问题，本发明实施方式提供一种EEPROM的存储单元的制造方法，包括 步骤提供衬底； 在所述衬底上形成氧化层；在所述氧化层上形成浮栅和选择栅；在所述浮栅顶部和侧壁依次形成栅间介质层和控制栅；进行变角度离子注入在所述衬底内形成对应所述浮栅的轻掺杂源区和漏区，以及 对应所述选择栅的轻掺杂源区和漏区。可选的，在所述氧化层上形成浮栅和选择栅包括在所述氧化层上形成第一多晶 硅层，并且对该第一多晶硅层进行刻蚀形成浮栅和选择栅。可选的，所述变角度离子注入包括第一次变角度离子注入和第二次变角度离子注 入，其中第一次变角度离子注入形成浮栅的轻掺杂源区和漏区，第二次变角度离子注入形 成选择栅的轻掺杂源区和漏区。可选的，所述形成栅间介质层和控制栅包括在所述浮栅、选择栅和衬底组成的表 面上形成介质层；在所述介质层上沉积第二多晶硅层，刻蚀该第二多晶硅层和所述介质层，形成所 述的栅间介质层和控制栅。可选的，所述变角度离子注入的角度范围为30° 60°。可选的，所述氧化层包括高压氧化层和遂穿氧化层，所述浮栅形成于该遂穿氧化 层上，所述选择栅形成于所述的高压氧化层上。
可选的，所述第一次变角度离子注入的能量为30 40Kev，离子注入剂量为IO11
1 a12 / 2
10 /cm 。可选的，所述第二次变角度离子注入的能量为60Kev 80Kev，离子注入剂量为 IO12 IO1Ycm2。为解决上述问题，本发明实施方式还提供一种EEPROM的存储单元，包括衬底，于 该衬底内形成源区和漏区；氧化层，形成于所述衬底上；分立的浮栅和选择栅，形成于所述氧化层上；栅间介质层和控制栅，依次形成于所述浮栅上；其特征在于，所述控制栅和栅间介 质层覆盖所述浮栅的顶部和侧壁。可选的，所述氧化层包括高压氧化层和遂穿氧化层，其中，所述选择栅形成于高压 氧化层表面，所述浮栅形成于所述遂穿氧化层表面。与现有技术相比，上述技术方案具有以下优点通过调整形成浮栅和轻掺杂离子注入的步骤，并将现有的垂直离子注入工艺改为 变角度离子注入，直接通过浮栅定义沟道的长度，在形成浮栅时，不用将浮栅沿剖面延伸方 向的长度做的比较长以避免出现浮栅和有源区没有重叠的缺陷，因此可以缩小储存单元的 尺寸；而且，控制栅仅覆盖浮栅顶部和侧壁，可以使浮栅与选择栅之间的距离缩小，从而可 以进一步缩小存储单元的尺寸。另外现有技术的工艺，选择栅是用第二多晶硅层形成的，因此在形成选择栅时，高 压氧化层已经搁置了一段时间，容易被损坏，为了保证选择栅的氧化层不被损伤，在第二多 晶硅层生长之前需要额外的工艺来重新制作高压氧化层；上述技术方案中，选择栅是用第 一多晶硅层形成的，在形成高压氧化层后，接着就形成第一多晶硅层，然后进行刻蚀形成选 择栅，由于间隔时间短，不用担心高压氧化层被损坏，因此不需要额外的工艺来重新制作高 压氧化层，节省工艺步骤，提高制造效率，节省成本。
图1 图4为现有技术的EEPROM的存储单元沿字线方向的制造方法流程的剖面 结构示意图；图5为本发明一个具体实施例的EEPROM的存储单元的制造方法的流程示意图；图6 图14为本发明的具体实施例的EEPROM的存储单元的制造方法流程的剖面 结构示意图；图15为本发明一个具体实施例的EEPROM的存储单元的剖面图；图16为图15所示的存储单元沿A-A的剖面结构示意图。
具体实施例方式本发明的EEPROM的存储单元，调整现有技术的制造EEPROM存储单元的工艺步骤， 并使用变角度离子注入，控制栅仅覆盖浮栅顶部和侧壁，不覆盖浮栅两侧面的部分遂穿氧 化层，这样可以缩小存储单元的尺寸，而且工艺步骤也没有大的改变，只是在现有技术的基 础上进行调整，从而可以节省成本，提高效率，不必将原有的工艺搁置造成资源浪费。
本发明实施方式提供的EEPROM的存储单元制造方法，主要包括以下步骤提供衬 底；在所述衬底上形成氧化层；在所述氧化层上形成浮栅和选择栅；在所述浮栅顶部和侧 壁依次形成栅间介质层和控制栅；进行变角度离子注入，在所述衬底内形成对应所述浮栅 的轻掺杂源区和漏区，以及对应所述选择栅的轻掺杂源区和漏区，其中对应所述浮栅的轻 掺杂漏区和对应所述选择栅的轻掺杂漏区有重叠部分。下面结合实施例和附图对上述存储单元的制造方法做详细介绍，图5为本发明一 个具体实施例的EEPROM的存储单元的制造方法的流程示意图；图6 图14为本发明的具 体实施例的EEPROM的存储单元的制造方法流程的剖面结构示意图。结合图5和图6，执行步骤sl，提供衬底200，并于该衬底200上表面形成氧化层 210，其厚度为150埃-370埃；所述的衬底200可以为单晶硅，多晶硅，绝缘体上硅及其他的 硅衬底。结合图5和图7，执行步骤s2，形成高压(high voltage,HV)氧化层211和遂穿氧 化层212，具体步骤包括在形成所述的氧化层210后，利用遂穿窗口掩膜以及曝光显影工 艺，将所述的氧化层210图案化，选择刻蚀图案化的氧化层210的部分厚度，形成图7中所 示的结构，被选择刻蚀的部分形成遂穿氧化层212，未被刻蚀的部分形成高压氧化层211 ； 其中所述高压氧化层211的厚度约为150埃-370埃，优选为270埃，所述遂穿氧化层212 的厚度约为40埃 160埃，优选为100埃。结合图5和图8、图9，执行步骤s3，形成浮栅221和选择栅222，具体步骤包括 如图8所示，在形成高压氧化层211和遂穿氧化层212后，在高压氧化层211和遂穿氧化层 212的表面沉积第一多晶硅层220，厚度为1000埃-3000埃，优选为2000埃；之后，如图9 所示，利用光刻工艺刻蚀形成浮栅221和选择栅222 ；浮栅221位于所述遂穿氧化层212上， 选择栅222位于所述高压氧化层上。结合图5和图10，执行步骤s4，形成对应浮栅221的轻掺杂源区和漏区在形成 浮栅221和选择栅222后，利用双漏扩散注入(double diffused drain implantation)工 艺对浮栅221下方的衬底200进行变角度离子注入，在衬底200内形成轻掺杂源区(或漏 区)204和轻掺杂漏区(或源区)205。在该具体实施例中注入的离子为砷(As)离子，离子 注入能量为30 40Kev (千电子伏特)，优选为40Kev，注入剂量为IO12 1013/Cm2，离子注 入角度为30° 60°，在该具体实施例中形成的为N型轻掺杂源区和漏区；当然，在具体的 应用中，可以根据实际应用情况，形成P型轻掺杂源区和漏区，注入离子为硼(B)离子。在 其他的实施例中，在该工艺步骤中也可以同时形成对应选择栅的轻掺杂源区和漏区。该工艺步骤在形成浮栅之后，使用的是变角度的离子注入，直接通过浮栅定义沟 道的长度，而现有技术的工艺则是先进行离子注入，并通过该离子注入定义沟道的长度，为 了保证浮栅与沟道有重叠的部分，浮栅沿剖面方向延伸的长度会做的较大，这就增加了存 储单元的尺寸；本发明通过调整形成浮栅和轻掺杂离子注入的步骤，并将现有的垂直离子 注入工艺改为变角度离子注入，直接通过浮栅定义沟道的长度，在形成浮栅的时候，不用将 浮栅沿剖面延伸方向的长度做的比较长以避免出现浮栅和沟道没有重叠的缺陷，因此可以 缩小储存单元的尺寸。结合图5和图11、图12、图13，执行步骤s5，形成栅间介质层230和控制栅Ml，具 体步骤包括如图11所示，形成浮栅221和选择栅222后，在高压氧化层211、遂穿氧化层212、浮栅221和选择栅222的表面沉积介质层230'；然后如图12所示，在介质层230'的 表面沉积第二多晶硅层对0，厚度为1000埃 3000埃；之后利用光刻工艺，刻蚀去除部分 介质层和第二多晶硅层，形成图13所示的结构，在浮栅221顶部和侧壁形成栅间介质层230 以及控制栅241 ；其中，栅间介质层230可以为氧化物、氮化物、氮氧化物以及氧化物-氮 化物-氧化物层(oxide-nitride-oxide，简称0N0)；在该具体实施例中选用氧化物-氮化 物-氧化物层，每一层的厚度为100埃，即氧化物层厚为100埃，氮化物层厚为100埃，氧化 物层厚为100埃。结合图5和图14，执行步骤s6，形成选择栅222的轻掺杂源区206和漏区207， 具体步骤包括在形成控制栅241后，利用双漏扩散注入(double diffused drain implantation)工艺对选择栅222下方的衬底200进行变角度离子注入，在衬底内轻掺杂源 区(或漏区)206和漏区(或源区)207。在该具体实施例中注入的离子为砷离子，离子注 入能量为60 80Kev，优选为70Kev，注入剂量为IO12 IO1Vcm2，离子注入角度为30° 60°。在该具体实施例中形成N型轻掺杂源区206和漏区207，当然，在具体的应用中，可以 根据实际应用情况，形成P型轻掺杂源区206和漏区207。接下来的步骤包括对在衬底内形成重掺杂源区和重掺杂漏区，以及形成侧墙，这 些步骤可以通过本领域的公知技术实现，在此不做赘述。参考图15为上述方法所形成的本发明具体实施例的EEPROM的存储单元剖面图， 图16为图15所示的存储单元沿A-A的剖面结构示意图。结合图15和图16，本发明的 EEPROM的存储单元包括衬底200 ；高压氧化层211和遂穿氧化层212，形成于衬底200表 面，其中，所述高压氧化层211的厚度为150埃 370埃，所述遂穿氧化层212的厚度为40 埃 160埃；对应浮栅221的源区201和漏区20Γ (包括轻掺杂区和重掺杂区)，形成于 浮栅221下方两侧的衬底200内；对应选择栅222的源区202和漏区202'(包括轻掺杂 区和重掺杂区)，形成于选择栅222下方两侧的衬底200内；浮栅221，形成于所述遂穿氧化 层212上；栅间介质层230，覆盖所述浮栅221表面，即形成于浮栅221的顶部和侧壁；控制 栅对1，覆盖栅间介质层230表面；选择栅222，形成于所述高压氧化层211上。本发明的 EEPROM的存储单元，其控制栅241不包括位于浮栅侧面的遂穿氧化层上的部分，这样存储 单元的尺寸由于少了这一部分的面积，因此浮栅和选择栅之间的距离可以相应的缩小，从 而可以缩小存储单元的尺寸。综上所述，上述技术方案通过调整形成浮栅和轻掺杂离子注入的步骤，并将现有 的垂直离子注入工艺改为变角度离子注入，直接通过浮栅定义沟道的长度，在形成浮栅的 时候，不用将浮栅沿剖面延伸方向的长度做的比较长以避免出现浮栅和沟道没有重叠的缺 陷，因此可以缩小储存单元的尺寸；而且，控制栅仅覆盖浮栅顶部和侧壁，可以使浮栅管与 选择栅之间的距离缩小，从而可以缩小存储单元的尺寸。另外现有技术工艺中，选择栅是用第二多晶硅层形成的，因此在形成选择栅时，高 压氧化层已经搁置了一段时间，容易被损坏，为了保证选择栅的氧化层不被损伤，在第二多 晶硅层生长之前需要额外的工艺来重新制作高压氧化层；但是在发明中，选择栅是用第一 多晶硅层形成的，在形成高压氧化层后，接着就形成第一多晶硅层，然后进行刻蚀形成选择 栅，由于间隔时间短，不用担心高压氧化层被损坏，因此不需要额外的工艺来重新制作高压 氧化层，节省工艺步骤，提高制造效率，节省成本。
以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的 精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的 技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本 发明的保护范围。
权利要求
1.一种EEPROM的存储单元的制造方法，其特征在于，包括步骤 提供衬底，在所述衬底上形成氧化层；在所述氧化层上形成分立的浮栅和选择栅； 在所述浮栅顶部和侧壁依次形成栅间介质层和控制栅；进行变角度离子注入，在所述衬底内形成对应所述浮栅的轻掺杂源区和漏区，以及对 应所述选择栅的轻掺杂源区和漏区。
2.如权利要求1所述的存储单元的制造方法，其特征在于，在所述氧化层上形成浮栅 和选择栅包括在所述氧化层上形成第一多晶硅层，并且对该第一多晶硅层进行刻蚀形成浮栅和选择栅。
3.如权利要求2所述的存储单元的制造方法，其特征在于，所述离子注入包括第一次 变角度离子注入和第二次变角度离子注入，其中第一次变角度离子注入形成对应所述浮栅 的轻掺杂源区和漏区，第二次变角度离子注入形成对应选择栅的轻掺杂源区和漏区。
4.如权利要求3所述的存储单元的制造方法，其特征在于，所述形成栅间介质层和控 制栅包括在所述浮栅、选择栅和衬底组成的表面上形成介质层；在所述介质层上沉积第二多晶硅层，刻蚀该第二多晶硅层和所述介质层，形成所述的 栅间介质层和控制栅。
5.如权利要求1 4任一项所述的存储单元的制造方法，其特征在于，所述变角度离子 注入的角度范围为30° 60°。
6.如权利要求1 4任一项所述的存储单元的制造方法，其特征在于，所述氧化层包括 高压氧化层和遂穿氧化层，所述浮栅形成于所述遂穿氧化层上，所述选择栅形成于所述高 压氧化层上。
7.如权利要求3或4所述的存储单元的制造方法，其特征在于，所述第一次变角度离子 注入的能量为30 40Kev，离子注入剂量为IO11 1012/cm2。
8.如权利要求3或4所述的存储单元的制造方法，其特征在于，所述第二次变角度离子 注入的能量为60Kev 80Kev，离子注入剂量为IO12 1014/cm2。
9.一种EEPROM的存储单元，包括 衬底，于该衬底内形成源区和漏区； 氧化层，形成于所述衬底上；分立的浮栅和选择栅，形成于所述氧化层上； 栅间介质层和控制栅，依次形成于所述浮栅上； 源区和漏区，形成于所述衬底内；其特征在于，所述控制栅和栅间介质层覆盖所述浮栅的顶部和侧壁。
10.如权利要求9所述的EEPROM的存储单元，其特征在于，所述氧化层包括高压氧化层 和遂穿氧化层，其中，所述选择栅形成于所述高压氧化层上，所述浮栅形成于所述遂穿氧化 层上。
全文摘要
一种EEPROM的存储单元及其制造方法，本方法包括步骤提供衬底，在所述衬底上形成氧化层；在所述氧化层上形成分立的浮栅和选择栅；在所述浮栅顶部和侧壁依次形成栅间介质层和控制栅；进行变角度离子注入，在所述衬底内形成对应所述浮栅的轻掺杂源区和漏区，以及对应所述选择栅的轻掺杂源区和漏区。通过以上所述方法制造的存储单元，可以缩小存储单元的尺寸，而且本方法可以节省工序，节约成本。
文档编号H01L21/8247GK102088000SQ20091019999
公开日2011年6月8日 申请日期2009年12月4日 优先权日2009年12月4日
发明者杨震, 詹奕鹏, 黄声河 申请人:中芯国际集成电路制造(上海)有限公司