专利名称：快闪存储器及其制作方法
技术领域：
本发明涉及半导体技术领域，更具体的，本发明涉及快闪存储器及其制作方法。
背景技术：
作为一种广泛使用的存储器件，电可编程只读存储器(EPROM)采用具有浮栅结构 的场效应管，实现了数据的存储或擦除。EPROM的种类众多，最为基本的EPROM是通过电编 程和紫外光照射擦写进行工作的。这种EPROM通常被称为紫外光擦写可编程只读存储器 (UVEPR0M)。另一种EPROM结构是电可擦写可编程只读存储器(EEPR0M或E2PR0M)。EEPROM包 括快闪存储器和浮栅薄氧化层存储单元(FL0T0X)存储器件两种结构。FL0T0X存储器件由 选择晶体管与存储晶体管构成存储单元，并进一步形成存储阵列；而快闪存储器由大量串 联或并联的存储晶体管形成存储阵列，并通过存储阵列边缘的选择晶体管进行存储晶体管 的选择。快闪存储器的存储晶体管通常采用堆叠的栅极结构，即浮栅-栅间介电层-控制 栅结构。存储晶体管的浮栅与控制栅之间形成有栅间介电层，所述栅间介电层隔离了浮栅 与控制栅，从而使得浮栅可以存储电荷。不同于存储晶体管，选择晶体管只有一选择栅，因 此，对于与存储晶体管同时形成的选择晶体管，存储晶体管的浮栅位置对应的选择晶体管 的下栅极与选择栅应进行电连接，以形成选择栅结构。业界提出了各种用于连接选择晶体管下导电层与上导电层的结构。申请号为 200410069850. 3的中国专利申请公开了一种具有选择晶体管的电可擦可编程只读存储器 及其制作方法。图1是现有技术快闪存储器的选择晶体管与存储晶体管的剖面结构示意 图。如图1所示，100示意了半导体衬底；存储晶体管包括依次位于半导体衬底100上的 栅介电层101、浮栅102、栅间介电层103、掩膜导电图形104以及控制栅105 ；位于存储晶体 管旁的选择晶体管包括依次位于半导体衬底100上的栅介电层111、下栅极112、伪栅间 介电层113、掩膜导电图形114以及选择栅115 ；伪栅间介电层113的部分区域形成有开口 116，所述下栅极112和选择栅115在开口 116处进行电连接，共同构成了选择晶体管的选 择栅结构。现有技术在制作选择晶体管的连接时，需要在掩膜导电图形114和伪栅间介电 层113处形成开口 116，需要额外的光刻、刻蚀工艺来移除栅间介电层的部分区域，所述额 外的光刻、刻蚀工艺增加了快闪存储器制作工艺的复杂度，不利于工艺集成。综上，需要一种改进的快闪存储器制作方法，以提高工艺集成度。
发明内容
本发明解决的问题是提供了一种快闪存储器及其制作方法，降低了工艺的复杂度。为解决上述问题，本发明提供了一种快闪存储器的制作方法，包括提供半导体衬 底；在半导体衬底上形成栅介电层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层的堆叠结构；将所述堆叠结构图形化，形成分立的存储晶体管和选择晶体管的栅 极堆叠结构，所述存储晶体管的栅极堆叠结构包括栅介电层、浮栅、栅间介电层以及控制 栅，所述选择晶体管的栅极堆叠结构包括栅介电层、下栅极、伪栅间介电层以及选择栅； 离子注入形成存储晶体管的源区与漏区以及选择晶体管的源区与漏区；部分刻蚀选择晶体 管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述开口暴露出选择晶体管的下栅 极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的下栅极与选择栅电连接。可选的，浮栅层的厚度为1000至2000埃，栅间介电层厚度为50至200埃，控制栅 层的厚度为1500至2500埃；可选的，在形成所述开口前，还包括形成金属间介电层的步骤；可选的，所述选择晶体管栅极堆叠结构上方的金属间介电层的厚度为400至3000 埃；半导体衬底上方的金属间介电层的厚度为3000至6000埃；可选的，干法刻蚀选择晶体管栅极堆叠结构的开口，所述干法刻蚀的处理条件为 气压为40至60毫托，上电极射频电源功率为1000至2000瓦，下电极射频电源功率为100 至200瓦，CF4气体流量为25至35sccm，CHF3气体流量为40至60sccm，SF6气体流量为15 至25sccm，O2气体流量为4至6sccm，反应时间为100至150秒；可选的，形成选择晶体管栅极堆叠结构的开口及填充所述开口的步骤与选择晶体 管源区或漏区上形成连接至位线的引线开口及填充所述引线开口的导电材料步骤同时进 行。相应的，本发明还提供了一种快闪存储器，包括半导体衬底，位于半导体衬底上 分立的存储晶体管栅极堆叠结构与选择晶体管栅极堆叠结构；选择晶体管的栅极堆叠结构 包括依次位于栅介电层上的下栅极、栅间介电层以及选择栅；所述下栅极与选择栅之间形 成有插塞，并通过插塞电连接。可选的，浮栅层的厚度为1000至2000埃，栅间介电层厚度为50至200埃，控制栅 层的厚度为1500至2500埃；可选的，所述选择晶体管栅极堆叠结构的插塞材料是钨或多晶硅。与现有技术相比，本发明具有以下优点1.本发明采用通孔制作工艺形成连接选择晶体管栅极堆叠结构的下栅极与选择 栅的插塞；所述插塞可以与选择晶体管源区或漏区上的引线通孔同时形成，降低了制作工 艺的复杂度，利于工艺集成。2.本发明的快闪存储器制作方法同时形成选择晶体管与存储晶体管，而且所述选 择晶体管与存储晶体管采用堆叠的栅极结构，特征尺寸可以缩小到0. 25微米以下，易于实 现高密度的存储阵列。
图1是现有技术快闪存储器的选择晶体管与存储晶体管的剖面结构示意图。图2是本发明一个实施例的快闪存储器的布局示意图。图3是本发明一个实施例的快闪存储器沿图2所示XX’方向的剖面结构示意图。图4是本发明一个实施例的快闪存储器制作方法的流程示意图。图5至图9是本发明一个实施例的快闪存储器制作方法沿图2所示XX’的剖面结构示意图。
具体实施例方式现有技术在制作快闪存储器的选择晶体管时，采用额外的光刻、刻蚀工艺来移除 栅间介电层的部分区域以形成开口，并进一步形成下栅极与选择栅的电连接；所述额外的 光刻、刻蚀工艺增加了快闪存储器工艺复杂度。发明人发现，在制作快闪存储器的存储阵列时，需要在选择晶体管的源区或漏区 位置上形成连接至位线的引线通孔，所述引线通孔的制作步骤包括在选择晶体管源区或漏 区上形成连接至位线的引线开口，填充所述引线开口的导电材料以形成引线通孔两步；而 所述引线通孔的制作方法可以用于选择晶体管的选择栅制作，即，首先在选择晶体管栅极 堆叠结构的选择栅与伪栅间介电层形成开口，再在所述开口填充导电材料，形成电连接下 栅极与选择栅的插塞。进一步的，所述选择晶体管栅极堆叠结构中插塞的形成可以与选择 晶体管源区或漏区上的引线通孔同时形成，不需要额外的光刻、刻蚀工艺，从而降低制作工 艺的复杂度。图2是本发明一个实施例的快闪存储器阵列的布局示意图。如图2所示，所述快 闪存储器阵列为NAND型快闪存储器阵列，由复数个存储晶体管串联形成，在串联存储晶体 管的头部或尾部串联有选择晶体管，所述选择晶体管用于控制存储晶体管的选通。201示意 了阱区，203为器件隔离区，依据具体实施例的不同，所述器件隔离区203为局部氧化隔离 区(L0C0Q或沟槽隔离区(STI)；存储晶体管包含浮栅205与控制栅207，所述浮栅205与 控制栅207相互隔离；选择晶体管包含下栅极209与选择栅211，所述下栅极209与选择栅 211由插塞213进行电连接；215示意了阱区201中的源区或漏区与位线的引线通孔。图3是本发明一个实施例的快闪存储器沿图2所示XX’方向的剖面结构示意图。 如图3所示，300示意了半导体衬底，在所述半导体衬底300上形成了阱区201，所述阱区 201包含有选择晶体管MO的漏区219与源区221、以及存储晶体管230的漏区223与源 区225 ；在具体实施例中，所述选择晶体管MO的源区221与存储晶体管230的漏区223为 同一掺杂区。阱区201上形成有栅介电层204，所述栅介电层204为氧化硅、氮化硅、氮氧 化硅或者类似的介电材料。在栅介电层204上形成有分立的存储晶体管230与选择晶体管 240的栅极堆叠结构，存储晶体管230的栅极堆叠结构包含依次位于栅介电层204上的浮栅 205、栅间介电层206以及控制栅207 ；相应的，选择晶体管240的栅极堆叠结构包含下栅极 209、伪栅间介电层210以及选择栅211，所述下栅极209与选择栅211由插塞213进行电连 接。在具体实施例中，存储晶体管230的浮栅205与选择晶体管MO的下栅极209由浮栅 层形成，存储晶体管230的栅间介电层206与选择晶体管MO的伪栅间介电层210由栅间 介电层形成；存储晶体管230的控制栅207与选择晶体管MO的选择栅211由控制栅层形 成。存储晶体管230和选择晶体管240上形成有金属间介电层217，选择晶体管240的漏区 219上方的金属间介电层217中形成有引线通孔215，所述引线通孔215用于连接源区与存 储阵列的位线。图4是本发明一个实施例的快闪存储器制作方法的流程示意图，包括执行步骤 S402，提供半导体衬底；执行步骤S404，在所述半导体衬底上形成阱区，在所述阱区上形成 栅介电层；执行步骤S406，在栅介电层上形成浮栅层，图形化所述浮栅层，形成沿图2所示XX’方向的条状浮栅层；执行步骤S408，在浮栅层上形成栅间介电层；执行步骤S410，在栅 间介电层上形成控制栅层；执行步骤S412，图形化所述控制栅层/栅间介电层/浮栅层的 堆叠结构，同时形成分立的存储晶体管的栅极堆叠结构与选择晶体管的栅极堆叠结构，之 后，离子注入，分别在阱区内存储晶体管栅极堆叠结构的两侧和选择晶体管栅极堆叠结构 的两侧形成源区与漏区，以形成存储晶体管与选择晶体管；执行步骤S414，在所述存储晶 体管和选择晶体管上形成金属间介电层；执行步骤S416，部分刻蚀选择晶体管栅极堆叠结 构上的控制栅层、栅间介电层以及选择晶体管栅极堆叠结构上的金属间介电层，在选择晶 体管栅极堆叠结构的部分区域形成开口，同时，在阱区上形成引线开口，所述选择晶体管栅 极堆叠结构处的开口暴露出选择晶体管的第一多晶硅层，所述阱区的引线开口暴露出选择 晶体管的源区或漏区；执行步骤S418，在选择晶体管的栅极堆叠结构的开口内填充导电材 料形成插塞，在阱区的引线开口填充导电材料形成引线通孔。图5至图9是本发明一个实施例快闪存储器制作方法沿图2所示XX’的剖面结构 示意图。如图5所示，在半导体衬底300上形成阱区201，依据具体实施例的不同，所述阱区 201为N型掺杂或P型掺杂。在所述阱区201上形成栅介电层204，所述栅介电层204为氧 化硅、氮化硅、氮氧化硅或者类似的介电材料，在具体实施例中，所述栅介电层204为隧穿 氧化层(ETOX)。在所述栅介电层204上形成浮栅层505，在具体实施例中，所述浮栅层505 为多晶硅，之后，图形化所述浮栅层505，形成与图2中XX’方向上的相互平行的条状多晶硅 层，所述相互平行的条状多晶硅层用于形成串联的存储晶体管的浮栅及选择晶体管的下栅 极。如图6所示，在浮栅层505上形成栅间介电层506，在具体实施例中，所述栅间介电 层506为氧化硅/氮化硅/氧化硅的ONO堆叠结构，所述ONO的堆叠结构具有低缺陷密度、 低漏电流以及较高的击穿电压。继续在所述栅间介电层506上形成控制栅层507。在具体 实施例中，所述控制栅层为多晶硅，并且对所述多晶硅进行原位掺杂，掺杂材料为磷、砷或 其他类似物质，杂质源的掺杂浓度为102°原子/cm3，所述原位掺杂使控制栅层507具备高导 电率，在具体实施例中，所述具备高导电率的控制栅层507作为后续选择晶体管的位选择 线以及连接存储晶体管控制栅的字线。如图7所示，图形化浮栅层505/栅间介电层506/控制栅层507的堆叠栅极结构， 所述控制栅507形成垂直于图2所示XX’方向的条状多晶硅，同时浮栅层505图形化形成 一个个分立的存储晶体管的浮栅或选择晶体管的下栅极。之后，对半导体衬底300进行离 子注入，在阱区201中形成掺杂的源区与漏区。在具体实施例中，阱区201为N型掺杂，离 子注入时采用P型离子注入，注入离子为硼或氟化亚硼等P型掺杂离子，形成的选择晶体管 240包括漏区219与源区221，存储晶体管230包括漏区223与源区225 ；所述选择晶体管 240的源区221与存储晶体管230的漏区223为同一掺杂区。之后，在选择晶体管240与存 储晶体管230上形成金属介电层217，所述金属间介电层217为氮化硅、氮碳化硅或其他便 于刻蚀和平坦化的介电材料。如图8所示，利用干法刻蚀工艺图形化金属间介电层217，在选择晶体管240的漏 区219上方形成引线开口 803，所述引线开口 803将漏区219暴露出来。同时，所述干法刻 蚀工艺还会将图7中选择晶体管240栅极堆叠结构的控制栅层与栅间介电层506部分刻蚀，形成选择栅211、伪栅间介电层210以及下栅极209，并形成开口 801，所述开口 801暴露 出下栅极209。依据具体实施例的不同，所述开口 801位于选择晶体管240栅极堆叠结构的 中心或其他位置。金属间介电层217的干法刻蚀处理条件为气压为40至60毫托，上电极射频电源 功率为1000至2000瓦，下电极射频电源功率为100至200瓦，CF4气体流量为25至35sccm， CHF3气体流量为40至60sccm，SF6气体流量为15至25sccm，O2气体流量为4至6sccm，反 应时间为100至150秒；在具体实施例中，优选的干法刻蚀处理条件为气压50毫托，上电 极射频电源功率1500瓦，下电极射频电源功率150瓦，CF4气体流量30SCCm，CHF3气体流量 50sccm, SF6气体流量20sccm，O2气体流量kccm，反应时间120秒。所述干法刻蚀处理对 于金属间介电层与多晶硅的刻蚀选择比为2 1，因此，所述控制栅层与浮栅层的厚度需要 选取合适，以保证引线开口 803位置金属间介电层刻蚀完成的同时，选择晶体管240栅极堆 叠结构的开口 801正好刻蚀到暴露出下栅极209。在具体实施例中，控制栅层507的厚度为 1500至2500埃，浮栅层505的厚度为1000至2000埃；优选的实施例中，控制栅层507厚 度为2000埃，栅间介电层506厚度为200埃，浮栅层505厚度为1500埃，栅介电层厚度为 100 埃。如图9所示，采用导电材料填充图8中的选择晶体管240选择栅位置的开口 801， 以及选择晶体管240漏区219上方的引线开口 803，对应的，开口 801处形成插塞213，在引 线开口 803处形成引线通孔215。插塞213将选择晶体管MO的选择栅211与下栅极209 进行电连接，所述选择栅211与下栅极209的并联结构具有比单一多晶硅层选择栅结构小 的栅极电阻。引线通孔215作为快闪存储器阵列的位线与选择晶体管240漏区219的电连 接。所述插塞213与引线通孔215同时形成，降低了工艺的复杂度。依据具体实施例的不 同，所述插塞213与引线通孔215的填充材料采用钨、掺杂的多晶硅或其他合适的导电材 料。基于上述工艺实施后，形成本发明的快闪存储器。所述快闪存储器工作时，在选 择晶体管240的选择栅211上施加电压，选择晶体管240导通；所述导通的选择晶体管240 使得位线上的输入信号通过选择晶体管的漏区219、导电沟道901以及选择晶体管的源区 221传导到存储晶体管230的漏区223。存储晶体管230的编程操作与抹除操作都采用福 勒-诺德海姆(i^owler-Nordheim)隧穿效应，在存储晶体管230的控制栅207的控制下，热 电子通过栅介电层204而注入到浮栅205上，或电子经由栅介电层204从浮栅205拉出至 衬底或源/漏区，达到存储数据或抹除数据的目的。由于选择晶体管MO的选择栅211与 下栅极209电连接，作为替代的，可以在下栅极209对应的浮栅层上施加电压以控制选择晶 体管240工作状态。本发明快闪存储器的存储晶体管和选择晶体管均采用堆叠栅极结构，所述堆叠的 栅极结构可以干法刻蚀处理一次形成，而选择晶体管的选择栅与下栅极之间的电连接与引 线通孔同时形成，所述栅极制作工艺无需多次对准，这使得存储晶体管可以采用0. 25微米 以下的工艺制作，所述较小的特征尺寸提高了存储阵列的存储密度。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种变动和修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种快闪存储器的制作方法，包括提供半导体衬底；在半导体衬底上形成栅介电 层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层；进行图形化，形成分立 的存储晶体管和选择晶体管的栅极堆叠结构，所述存储晶体管的栅极堆叠结构包括栅介 电层、浮栅、栅间介电层以及控制栅，所述选择晶体管的栅极堆叠结构包括栅介电层、下栅 极、伪栅间介电层以及选择栅；离子注入形成存储晶体管的源区与漏区以及选择晶体管的 源区与漏区；部分刻蚀选择晶体管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述 开口暴露出选择晶体管的下栅极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的 下栅极与选择栅电连接。
2.如权利要求1所述的快闪存储器制作方法，其特征在于，浮栅层的厚度为1000至 2000埃，栅间介电层厚度为50至200埃，控制栅层的厚度为1500至2500埃。
3.如权利要求1所述的快闪存储器制作方法，其特征在于，在形成所述开口前，还包括 形成金属间介电层的步骤。
4.如权利要求3所述的快闪存储器制作方法，其特征在于，所述选择晶体管栅极堆叠 结构上方的金属间介电层的厚度为400至3000埃；半导体衬底上方的金属间介电层的厚度 为3000至6000埃。
5.如权利要求1所述的快闪存储器制作方法，其特征在于，干法刻蚀选择晶体管栅极 堆叠结构的开口，所述干法刻蚀的处理条件为气压为40至60毫托，上电极射频电源功率 为1000至2000瓦，下电极射频电源功率为100至200瓦，CF4气体流量为25至35sccm， CHF3气体流量为40至60sccm，SF6气体流量为15至25sccm，O2气体流量为4至6sccm，反 应时间为100至150秒。
6.如权利要求1所述的快闪存储器制作方法，其特征在于，形成选择晶体管栅极堆叠 结构的开口及填充所述开口的步骤与选择晶体管源区或漏区上形成连接至位线的引线开 口及填充所述弓丨线开口的导电材料步骤同时进行。
7.一种快闪存储器，包括半导体衬底，位于半导体衬底上分立的存储晶体管栅极堆 叠结构与选择晶体管栅极堆叠结构；选择晶体管的栅极堆叠结构包括依次位于栅介电层上 的下栅极、栅间介电层以及选择栅；所述下栅极与选择栅之间形成有插塞，并通过插塞电连 接。
8.如权利要求7所述的快闪存储器，其特征在于，下栅极的厚度为1000至2000埃，栅 间介电层厚度为50至200埃，选择栅的厚度为1500至2500埃。
9.如权利要求7所述的快闪存储器，其特征在于，所述选择晶体管栅极堆叠结构的插 塞材料是钨或多晶硅。
全文摘要
一种快闪存储器的制作方法，包括提供半导体衬底；在半导体衬底上形成栅介电层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层的堆叠结构；将所述堆叠结构图形化，形成分立的存储晶体管和选择晶体管的栅极堆叠结构，所述存储晶体管的栅极堆叠结构包括栅介电层、浮栅、栅间介电层以及控制栅，所述选择晶体管的栅极堆叠结构包括栅介电层、下栅极、伪栅间介电层以及选择栅；离子注入形成存储晶体管的源区与漏区以及选择晶体管的源区与漏区；部分刻蚀选择晶体管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述开口暴露出选择晶体管的下栅极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的下栅极与选择栅电连接。
文档编号H01L21/28GK102088001SQ20091019999
公开日2011年6月8日 申请日期2009年12月4日 优先权日2009年12月4日
发明者李若加, 许丹 申请人:中芯国际集成电路制造(上海)有限公司