闪存器件及其制造方法

专利名称：闪存器件及其制造方法
技术领域：
本申请涉及闪存器件及其制造方法。
背景技术：
闪存器件是即使关闭电源也不丢失存储在其中的数据的非易失性存储器件。另 外，闪存可以以相对高的速度记录、读取以及删除数据。因此，闪存器件广泛地用于个人计算机(PC)、机顶盒、打印机以及网络服务器的 Bios (Basic Input Output System，基本输入输出系统)，以便存储数据。近来，闪存器件广 泛地用于数码相机和便携式电话。在这种闪存器件中，主要使用采用浮动栅的堆叠栅型半导体器件以及具有 SONOS (硅-氧化物-氮化物-氧化物-硅)结构的半导体器件。针对根据现有技术的闪存器件的存储单元的电子注入方案主要被分类为 Fowler-Nordheim(FN)隧道效应方案和沟道热电子注入方案。这两种方案各有优点和缺点。 FN隧道效应方案具有低编程电流的优点，但是需要几毫秒的编程时间。另外，沟道氧化物层 必须具有20人到30人的较薄厚度，因此FN隧道效应在数据保持方面具有缺点。此外，栅 偏压变高，因此高压器件、驱动电路以及泵电路是必要的。与此形成对照，沟道热电子注入方案具有几微秒的高速编程的优点，但是需要几 百微安的大电流用于单元编程，因此沟道热电子注入方案由于其高功率消耗而不适合用于 移动产品。另外，如果使用具有I-Tr结构的单元，则在擦除操作期间可能出现过擦除 (over-erase)，因此不必要地需要恢复操作。为了避免过擦除，必须将所有单元控制成具有 一致的擦除速度。另外，在根据现有技术的存储器阵列中，高压被施加到位线，因此用于选择性地将 偏压施加到特定位线的X解码器必须包括占用较大面积的高压晶体管。图IA和IB是示出用于制造根据现有技术的闪存器件的程序的横截面视图。图IA示出了 2-Tr结构的存储单元器件。在制造工艺中，当由光蚀刻工艺来限定 2-Tr结构的分裂选择栅(split select gate)时，单元的选择栅长度可能由于光工艺中的 重叠对准不良而彼此不同(Li Φ L2)，因此分裂的第一侧(左侧)单元(Α单元)可能具有 与分裂的另一侧(右侧)单元(B单元)的特性不同的特性。此外，对于2-Tr结构的存储单元器件来说，单元尺寸被显著地扩大，并且制造工 艺复杂。另外，由于低耦合率，因此需要高偏压。因此，在外围区域提供的泵电路的尺寸被 扩大，以致芯片尺寸也被扩大。图 IB 示出了 I-Tr ETOX(EI3ROM 隧道氧化物，EI3ROM TunnelOxide)结构的存储器 件。如图IB中所示，当在局部氮化物层用作存储场所的状态下由光蚀刻工艺来限定分裂选 择栅时，由于光工艺中的临界尺寸(CD)偏差以及重叠对准不良，单元可能具有不同的氮化 物长度(L3 Φ L4)以及选择栅长度(Li Φ L2)。因此，左侧单元(Α单元)和右侧单元(B单元)的特性偏差可能增加。此外，类似于图IA的设计，耦合率低，并且复杂的电路或者应用对于解决诸如过 擦除或者过编程的问题是必要的。

发明内容
实施例提供了一种能够既采用沟道热电子注入方案又采用FN隧道效应方案的结 构。因此，可以取决于应用而选择性地采用编程/擦除方案。另外，实施例具有2-Tr结构，因此可以基本上防止由选择栅引起的过擦除问题。 因此，可以不需要不必要的电路和不必要的操作(诸如用于防止过擦除的恢复操作或者重 复操作)。另外，由于实施例的闪存器件具有高耦合率，因此可以在相对低的偏压和低电压 下执行编程/擦除操作，使得可以减少高压器件、高压驱动电路以及高压泵电路的数量。因 此，可以显著地减小外围区域的面积。此外，实施例提供了一种闪存器件及其制造方法，与根据现有技术的、具有2-Tr 结构的闪存相比，该闪存器件可以显著地减小单元尺寸，并且因为与具有I-Tr ETOX结构的 闪存的耦合率相比该闪存具有更高的耦合率，所以可以显著地减小单元外围区域的面积。另外，实施例提供了一种闪存器件及其制造方法，其中选择栅结构被限定为自对 准结构，使得取决于选择栅的厚度而非光蚀刻工艺来控制选择栅的长度，从而保证选择栅 的长度。根据实施例的闪存器件包括浮动栅，其包括在基片上相邻的第一和第二浮动栅； 分别在第一和第二浮动栅上的第一和第二选择栅；在第一浮动栅和第一选择栅之间以及在 第二浮动栅和第二选择栅之间的第四绝缘层；在第一选择栅和第二选择栅两者的外侧的漏 区，以及在第一和第二选择栅之间的源区；以及在漏区和源区中的每个上的金属接触件。另外，用于制造根据实施例的闪存器件的方法包括在基片上形成浮动栅图案； 在包括浮动栅图案的基片的整个表面上形成第四绝缘层；在第四绝缘层上形成第二多晶硅 层；通过图案化第二多晶硅层来形成第一和第二选择栅；在第一选择栅和第二选择栅两者 的外侧形成漏区，并且在第一和第二选择栅之间形成源区；以及在漏区和源区中的每个上 形成金属接触件。


图IA和IB是示出用于制造根据现有技术的闪存器件的程序的横截面视图；图2是示出根据实施例的闪存器件的横截面视图；图3A是示出根据第一实施例的闪存器件的单元阵列的示意图；图3B和3C是示出在根据第一实施例的闪存器件中的编程和擦除操作的概念的横 截面视图；图4A是示出根据第二实施例的闪存器件的单元阵列的示意图；图4B和4C是示出在根据第二实施例的闪存器件中的编程和擦除操作的概念的横 截面视图；以及图5至17是示出用于制造根据实施例的闪存器件的程序的横截面视图。
具体实施例方式在下文中，将参照附图描述闪存器件及其制造方法的实施例。在实施例的描述中，将理解的是，当层(或者膜)被称作在另一层或者基片“上” 时，其可以是直接在另一层或者基片上，或者也可存在中介层。此外，将理解的是，当层被称 作在另一层“下”时，其可以是直接在另一层下，或者也可存在一个或者多个中介层。另外， 还将理解的是，当层被称作在两层“之间”时，其可以是在两层之间的唯一层，或者也可存在 一个或者多个中介层。图2是示出根据实施例的闪存器件的横截面视图。根据实施例的闪存器件包括在基片10上的浮动栅22，浮动栅22被分裂，以为相 邻的存储单元Cl和C2提供第一和第二浮动栅；在第一和第二浮动栅22上的分裂选择栅 29的第一和第二选择栅；在第一浮动栅22和第一选择栅29之间以及在第二浮动栅22和 第二选择栅29之间的第四氧化物层28 ；在第一和第二选择栅29的外侧的漏区36，以及在 第一和第二选择栅29之间的源区37 ；以及在漏区和源区中的每个上的金属接触件39a。第 一字线信号WLl可以被施加到单元Cl的第一选择栅，第二字线信号WL2可以被施加到单元 C2的第二选择栅，并且同一位线B/L0可以连接到两个单元Cl和C2的漏区36，并且公共源 信号线Com-S/L可以被施加到源区37。当描述闪存器件的制造方法时，将说明在图2中示 出但是未描述的附图标记。图3A是示出根据第一实施例的闪存器件的单元阵列的示意图，并且图3B和3C是 示出在根据第一实施例的闪存器件中的编程和擦除操作的概念的横截面视图。在下文中，将参照图2和图3A至3C以及表1描述根据第一实施例的闪存器件的 操作。图2示出了根据本发明实施例的、穿过图3A的线A-A’的横截面视图。如由图3A的 示意图所示出的那样，每个单元包括具有选择栅和浮动栅的双晶体管构造，并且以相邻单 元对来配置单元。可以通过使用本发明实施例的分裂选择栅和浮动栅构造提供相邻单元对 来实现小尺寸。通过使用经分割的高压ρ阱(HPW)来定义扇区。通过深η阱(DNW)使HPW彼此隔 离。可以向每个HPW施加信号IPW<0>到IPW<N>。对于一个实施例来说，诸如如图3A中所 示，跨越多条位线和多条字线的多个单元可以包括在一个扇区中。因此，如以下更详细地描 述的那样，可以跨越存储单元区域的大部分完成擦除操作。表1示出了针对在根据第一实施例的闪存器件中的编程、擦除和读取操作的条 件。表 1 1)编程操作通过沟道热电子方案来完成编程操作。在另一实施例中，可通过FN隧道效应方案 来完成编程操作。对于编程操作来说，不向未选择的HPW施加偏压。在所选择的单元的情 况下，针对所选择的单元向连接到选择栅29的W/L(字线)以及连接到漏极36的B/L(位 线)施加VPP，并且向HPW(阱13)以及连接到源极37的公共S/L(源极线)施加0V，以产 生沟道热电子。如图3B中所示，热电子从漏极36流向源极37并且进入浮动栅22。编程操 作是以位为单位进行的。在表1中示出了施加到与Cl在同一 HPW中的、未进行编程操作的 单元C2和C3的电压以及施加到在不同的HPW中的单元C4的电压。VPP指的是泵偏压。2)擦除操作
通过FN隧道效应方案来完成擦除操作。关于偏压条件，如表1中所示，对于所选 择的单元来说，向连接到选择栅29的W/L施加0V，并且向HPW(阱13)施加VPP，从而如图 3C中所示，将浮动栅22的电子转移到HPW 13。擦除操作可以以HPW为单位来完成。另外， 擦除操作可以以扇区为单位来完成。在单元C4的情况下，向未选择的扇区的HPW施加0V， 以防止未选择的单元被擦除。在另一实施例中，向未选择的W/L和B/L施加禁止偏压。在 一个实施例中，可以通过向未选择的W/L(例如，WL<1>)和未选择的位线B/L(例如，BL<1>) 施加禁止偏压来防止单元C2和C3在HPW单位擦除期间被擦除，从而防止未选择的单元被 擦除。3)读取操作在与编程/擦除方向相同的方向上完成读取操作。关于偏压条件，如表1中所示， 向所选择的W/L施加VCC，并且向所选择的B/L施加Vread偏压。在单元C2、C3和C4的情 况下，未选择的位线B/L是浮动的，并且向未选择的W/L施加0V，以使得未选择的单元不进 行读取操作。图4A是示出根据第二实施例的闪存器件的单元阵列的示意图，并且图4B和4C是 示出在根据第二实施例的闪存器件中的编程和擦除操作的概念的横截面视图。在下文中，将参照图2和图4A至4C以及表2描述根据第二实施例的闪存器件的 操作。图2可以表示根据本发明实施例的、穿过图4A的线A-A’的横截面视图。如由图 4A的示意图所示出的那样，每个单元包括具有选择栅和浮动栅的双晶体管构造，并且以相 邻单元对配置单元。可以通过使用本发明实施例的分裂选择栅和浮动栅构造提供相邻单元 对来实现小尺寸。通过使用经分割的HPW来限定扇区。通过DNW使HPW相互隔离。可以向每个HPW 施加信号IPW<0>到IPW<N>。对于一个实施例来说，诸如图4A中所示，跨越多条字线的多个 单元可以包括在一个扇区中。这可以通过使用与字线W/L垂直制备的、隔离的HPW来实现。 例如，可以为每个位线行分别提供HPW。表2示出了针对在根据第二实施例的闪存器件中的编程、擦除和读取操作的条 件。表2 1)编程操作通过FN隧道效应方案来完成编程操作。编程操作是以位为单位进行的。在编程 操作中，向连接到选择栅29的所选择的字线W/L施加VPP，并且向所选择的HPW(阱13)施 加0V，从而如图4B中所示，将电子注入到所选择的单元的浮动栅22中。表2中示出了施加 到未进行编程操作的单元C2和C3的电压。VPP指的是泵偏压。2)擦除操作通过FN隧道效应方案来完成擦除操作。关于偏压条件，如在表2中所规定的那样， 向W/L施加0V,并且(通过例如IPff 0)向HPff 13施加VPP，从而如图4C中所示，将浮动栅 22的电子转移到HPW 13。在单元C2和C3的情况下，向未选择的HPW施加0V，并且向未选 择的W/L施加禁止偏压，从而防止未选择的单元被擦除。3)读取操作关于针对读取操作的偏压条件，如表2中所示，向所选择的W/L施加VCC，并且向选 择的B/L施加Vread偏压。在单元C2和C3的情况下，未选择的位线B/L是浮动的，并且向 未选择的W/L施加0V，以使得未选择的单元不进行读取操作。由于根据实施例的闪存器件包括具有2-Tr结构的单元，因此不会发生过擦除，所 以在NOR闪存器件中采用的用于解决过擦除问题的复杂电路可以变得不必要。另外，根据实施例，单元尺寸相对于具有2-Tr EEPROM结构的单元非常小。
此外，由于实施例的闪存器件具有高耦合率，因此可以在相对低的偏压和低电压 下进行编程/擦除操作，使得可以减少电压泵电路、高压器件以及解码器的数量。因此，可 以减小芯片尺寸。另外，根据实施例，与具有2-Tr结构的单元相比，可以显著减小单元尺寸。具有2-Tr结构的单元表示出了对选择栅的长度灵敏的特性。根据现有技术，执行 光蚀刻工艺来控制选择栅的长度。与此形成对照，实施例可以通过对选择和浮动栅采用自 对准方案来解决与现有技术的CD和重叠偏差有关的问题，导致在单元特性的均勻性方面 优越的特性。另外，根据实施例，因为与具有2-Tr结构的现有闪存的耦合率相比，该闪存具有 更高的耦合率，所以可以显著减小单元的外围区域。此外，与具有I-Tr ETOX结构的现有闪存的耦合率相比，根据实施例的闪存器件具 有更高的耦合率，因此可以防止由选择栅引起的过擦除问题。另外，实施例可以显著地减小 在外围区域中提供的泵电路和高压器件的面积，并且可以最小化重复和验证程序。在下文中，将参照图5至17描述用于制造根据实施例的闪存器件的方法。首先，参照图5，在基片10上形成隔离层12，以限定有源区。根据一个实施例，可 以在执行阱工艺之前在有源区上形成衬垫氧化物层(未示出)。然后，在基片10上执行第一离子注入工艺，以形成阱区13。例如，如果基片10是 P型基片，则注入N型离子来形成N型阱。根据实施例，在具有阱区13的基片10上执行第 二离子注入工艺，以调整阈值电压。在另一实施例中，尽管基片10是P型基片，也可以形成 P阱。根据实施例，其上形成有选择栅和浮动栅堆叠的阱区13是高压P阱(HPW)。在执行阱注入工艺之后，移除衬垫氧化物层。接下来，顺序地在基片10上形成第 一氧化物层21、第一多晶硅层22a、第二氧化物层23a、第一氮化物层24a以及第三氧化物层 25& ο例如，可以通过使用SiO2通过热氧化工艺或者化学气相沉积(CVD)工艺来形成第 一氧化物层21、第二氧化物层23a以及第三氧化层25a，但是实施例不限于此。此外，第一 氮化物层24a可包括SiN，但是实施例不限于此。然后，如图6中所示，通过图案化第一多晶硅层22a、第二氧化物层23a、第一氮化 物层24a以及第三氧化物层25a来形成浮动栅图案20。例如，形成暴露稍候将在其中形成 选择栅的区域的光致抗蚀剂层图案(未示出)，然后通过使用光致抗蚀剂图案作为蚀刻掩 模来执行蚀刻工艺，从而形成浮动栅20。可以执行蚀刻工艺一段时间，以便对第三氧化物层25a到第一多晶硅层22a进行 蚀刻。在另一实施例中，可以在对第三氧化物层25a到第二氧化物层23a进行蚀刻之后蚀 刻第一多晶硅层22a。然后，如图7中所示，在具有浮动栅图案20的基片10的整个表面上形成第四氧化 物层26a和第二氮化物层27a。例如，第二氮化物层27a和第四氧化物层26a的厚度可以等 于第一氮化物层24a和第二氧化物层23a的厚度。接下来，如图8中所示，在浮动栅图案20的侧壁形成第二氮化物层图案27和第四 氧化物层侧壁26。例如，可以对第二氮化物层27a和第四氧化物层26a执行回蚀刻工艺，以 在浮动栅图案20的侧壁形成第二氮化物层图案27和第四氧化物层侧壁26。
在执行蚀刻工艺时，浮动栅图案20的第三氧化物层25a可用作缓冲层，以保护第 一氮化物层24a。然后，如图9中所示，在具有浮动栅图案20、第四氧化物层侧壁26以及第二氮化物 层图案27的基片10的整个表面上形成第四绝缘层28。在一个实施例中，移除了第三氧化 物层25a。然后，形成具有IGO人到2GG人的厚度的沉积氧化物层28a以及热氧化物层28b， 以提供第四绝缘层28。此时，可以通过CVD工艺来形成沉积氧化物层28a，并且可以通过热 氧化工艺在沉积氧化物层28a上形成热氧化物层28b。在外围区域(未示出)形成的高压 晶体管的栅氧化物层可以与用作选择栅氧化物层的第四绝缘层28相同。另外，可以通过双 栅氧化工艺来形成外围区域(未示出)的逻辑栅的栅氧化物层，在该双栅氧化工艺中移除 了在逻辑栅的区域中的第四绝缘层28，并且通过热氧化工艺来形成氧化物层。接下来，如图10中所示，在第四绝缘层28上形成第二多晶硅层29a。例如，在形成 有第四氧化物层28的基片10的整个表面上形成既可以用作存储单元区域(示出)中的选 择栅又可以用作外围区域(未示出)中的栅极的第二多晶硅层29a。然后，如图11中所示，在第二多晶硅层29a上形成第一光致抗蚀剂层图案41，并且 通过使用第一光致抗蚀剂层图案41作为蚀刻掩模通过蚀刻工艺来形成第二多晶硅层图案 29b。第二多晶硅层图案29b覆盖稍后将形成选择栅的区域。第二多晶硅层图案29b的外 侧可以包括在使用第一光致抗蚀剂层图案41作为蚀刻掩模的蚀刻工艺期间在侧壁再沉积 的多晶硅残留物。此时，取决于第二多晶硅层29a的厚度来确定选择栅的长度。因此，可以最小化选 择栅的长度偏差，改善单元的均勻性。然后，如图12中所示，移除第一光致抗蚀剂层图案41，并且在基片10的整个表面 上形成第二光致抗蚀剂层图案42。可以将第二光致抗蚀剂层图案42布置成暴露对应于要 形成源区的地方的第二多晶硅层图案29b。然后，通过蚀刻第二多晶硅层图案29b来形成分 裂的第一和第二选择栅29。根据实施例，在通过图案化第二多晶硅层图案29b来形成第一和第二选择栅29 的同时，可以进行进一步的蚀刻，以便蚀刻浮动栅图案20来形成分裂的第一和第二浮动栅 22。然后，通过使用第二光致抗蚀剂层图案42作为离子注入掩模来对源极(公共源 极)执行离子注入工艺。例如，根据实施例，当对源极执行离子注入工艺时，可以形成晕环 离子注入区域32和轻度掺杂漏极(LDD)离子注入区域31，以提高HCI (热载流子注入)效率。同时，图13示出了用于形成分裂的第一和第二选择栅29以及分裂的第一和第二 浮动栅22的另一实施例。参照图13，形成阻挡要形成选择栅的区域的第三光致抗蚀剂层图案43。然后，执 行蚀刻工艺，以形成第一和第二选择栅29以及第一和第二浮动栅22。可以通过使用第三光 致抗蚀剂层图案43作为离子注入掩模来同时形成源区和漏区的晕环区域和LDD区域。参照图14，在图12所示的步骤之后，可以移除第二光致抗蚀剂层图案42，并且形 成暴露漏区处的基片10的第四光致抗蚀剂层图案44。然后，使用第四光致抗蚀剂层图案 44作为离子注入掩模来形成晕环离子注入区域34和LDD离子注入区域33。
此时，根据实施例，可以与针对在外围区域中提供的晶体管的LDD离子注入工艺 同时对单元的漏极执行离子注入工艺。另外，可以对单元的源极/漏极以及在外围区域中 提供的高压晶体管的源极/漏极执行双掺杂漏极(DDD)离子注入工艺。接下来，如图15中所示，在分裂的第一和第二选择栅29的外侧形成漏区36，并且 在移除第四光致抗蚀剂层图案44之后，在分裂的第一和第二选择栅29之间形成源区37。例如，根据实施例，可以在选择栅29/浮动栅22结构的侧壁形成间隔物35。然后， 对单元的源极/漏极执行离子注入工艺，从而形成源区37和漏区36。此时，根据实施例，可 以同时对在外围区域(未示出)中提供的晶体管的源极/漏极执行离子注入工艺。根据某些实施例，间隔物35可以具有0N0(氧化物-氮化物-氧化物)结构或者 ON (氧化物-氮化物)结构。然后，参照图16，执行自对准多晶硅化物(salicide)工艺。例如，在从源区37和漏 区36移除第一氧化物层21之后，在基片10的整个表面上形成金属层(诸如，钴(Co)层)。 此后，通过热处理工艺在源区37、漏区36以及选择栅29上形成自对准多晶硅化物层38。接下来，参照图17，执行后端工艺，以在漏区36和源区37上形成包括金属接触件 39a和互连线39b的金属线39。由于根据实施例的闪存器件包括具有2-Tr结构的单元，因此不会发生过擦除，所 以在NOR闪存器件中采用的用于解决过擦除问题的复杂电路可以是不必要的。另外，根据实施例，单元尺寸相对于具有2-Tr EEPROM结构的单元非常小。此外，由于实施例的闪存器件具有高耦合率，因此可以在相对低的偏压和低电压 下执行编程/擦除操作，使得可以减少电压泵电路、高压器件以及解码器的数量。因此，可 以减小芯片尺寸。另外，根据实施例，与具有2-Tr结构的单元相比，可以显著减小单元尺寸。具有2-Tr结构的单元表示出了对选择栅的长度灵敏的特性。根据现有技术，执行 光蚀刻工艺来控制选择栅的长度。然而，实施例可以通过采用在其中用选择栅对浮动栅进 行蚀刻的自对准方案来解决与CD和重叠偏差有关的问题，提供在单元特性的均勻性方面 优越的特性。另外，根据实施例，因为与具有2-Tr结构的闪存的耦合率相比，该闪存具有更高 的耦合率，因此可以显著地减小单元的外围区域。此外，与具有I-Tr ETOX结构的闪存的耦合率相比，根据实施例的闪存器件具有更 高的耦合率，因此可以防止由选择栅引起的过擦除问题。另外，实施例可以显著地减小用于 在外围区域中提供的泵电路和高压器件的面积，使对执行重复和验证程序的需要最小化。本说明书中对“ 一个实施例”、“实施例”、“示例实施例”等的任何提及都意味着结 合实施例描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。在本说明书 中各个地方出现的这种短语不一定都指的是同一实施例。此外，当结合任何实施例描述特 定特征、结构或者特性时，可以认为，本领域的技术人员能够想到结合其他实施例来实现这 种特征、结构或者特性。尽管参照多个说明性实施例描述了实施例，但是应理解的是，可以由本领域的技 术人员做出的许多其他修改和实施例将落在本公开内容的原理的精神和范围内。更具体 地，在本公开内容、附图和所附权利要求的范围内，可以对主题组合布置的组成部件和/或布置进行各种变化和修改。除了组成部件和/或布置中的变化和修改之外，对本领域的技 术人员来说，替换使用也将是明显的。
权利要求
一种闪存器件，包括相邻地布置在基片上的第一浮动栅和第二浮动栅；在所述第一浮动栅上的第一选择栅和在所述第二浮动栅上的第二选择栅；在所述第一浮动栅和所述第一选择栅之间并且在所述第二浮动栅和所述第二选择栅之间的绝缘层；在所述第一选择栅和所述第二选择栅的外侧的漏区；在所述第一选择栅和所述第二选择栅之间的源区，其中所述第一浮动栅的内侧表面与所述第一选择栅的内侧表面对齐，并且所述第二浮动栅的内侧表面与所述第二选择栅的内侧表面对齐；以及在所述漏区和所述源区中的每个上的金属接触件。
2.根据权利要求1所述的闪存器件，还包括在所述第一浮动栅和第二浮动栅的外侧壁上的氧化物层图案和氮化物层图案，其中所 述氧化物层图案和所述氮化物层图案布置在所述浮动栅和所述绝缘层之间。
3.根据权利要求1所述的闪存器件，还包括在所述第一选择栅和第二选择栅之间的基 片中形成的晕环离子注入区域和LDD离子注入区域。
4.根据权利要求1所述的闪存器件，其中还在所述第一选择栅和第二选择栅与所述基 片之间形成所述绝缘层。
5.根据权利要求1所述的闪存器件，其中第四绝缘层用作所述第一选择栅和第二选择 栅的栅绝缘层。
6.一种用于制造闪存器件的方法，所述方法包括 在基片上形成浮动栅图案；在形成有所述浮动栅图案的所述基片的整个表面上形成绝缘层； 在所述绝缘层上形成第二多晶硅层；通过图案化所述第二多晶硅层来形成第一选择栅和第二选择栅，所述第一选择栅和第 二选择栅彼此相邻；在所述第一选择栅和第二选择栅的外侧形成漏区； 在所述第一选择栅和第二选择栅之间形成源区；以及 在所述漏区和所述源区中的每个上形成金属接触件。
7.根据权利要求6所述的方法，其中在所述基片上形成所述浮动栅图案包括 顺序地在所述基片上形成第一氧化物层、第一多晶硅层、第二氧化物层、第一氮化物层和第三氧化物层；以及图案化所述第一多晶硅层、所述第二氧化物层、所述第一氮化物层和所述第三氧化物 层，以形成所述浮动栅图案。
8.根据权利要求7所述的方法，还包括通过在所述第二多晶硅层的图案化期间蚀刻所述浮动栅图案，在所述第一选择栅和第 二选择栅下面形成第一浮动栅和第二浮动栅。
9.根据权利要求6所述的方法，还包括在形成所述浮动栅图案之后，在所述浮动栅图案的外侧壁上形成第四氧化物层图案和 第二氮化物层图案。
10.根据权利要求9所述的方法，其中形成所述第四氧化物层图案和所述第二氮化物 层图案包括在形成所述浮动栅图案之后，在包括所述浮动栅图案的所述基片的整个表面上形成第 二氮化物层和第四氧化物层；以及对所述第二氮化物层和所述第四氧化物层执行回蚀刻工艺。
全文摘要
本发明公开了一种闪存器件及其制造方法。所述闪存器件包括浮动栅，其包括在基片上相邻的第一和第二浮动栅；分别在第一和第二浮动栅上的第一和第二选择栅；在第一浮动栅和第一选择栅之间以及在第二浮动栅和第二选择栅之间的绝缘层；在第一和第二选择栅的外侧的漏区；在第一和第二选择栅之间的源区；以及在源区和漏区中的每个上的金属接触件。可以将选择栅限定为自对准结构，并且可以取决于用于形成选择栅的材料的厚度来控制选择栅的长度。
文档编号H01L29/788GK101882622SQ20091021563
公开日2010年11月10日 申请日期2009年12月30日 优先权日2008年12月31日
发明者权永俊 申请人:东部高科股份有限公司