专利名称：集成电路的制作方法
技术领域：
本发明的示例实施例涉及一种半导体设计技术，更具体地说，涉及一种用于保护 内部元件和内部电路免于静电放电(ESD)的技术。
背景技术：
在集成电路(IC)、半导体存储器件和半导体器件的内部电路当中，由金属氧化物 半导体(MOS)部件构成的电路具有高的栅极输入阻抗。因此，MOS器件的栅极氧化层可能容 易因ESD而损坏。然而，在制造高性能且高度集成的半导体器件时，内部电路中包含的晶体 管的栅极氧化层的厚度在减小。因此，半导体器件常常设有用于保护内部电路免于ESD的 ESD保护电路。集成电路/半导体器件可能在制造过程中或在单个产品状态下暴露于ESD。该状态 是不供电的非工作状态，因为集成电路/半导体器件尚未安装在电子系统中以便于正常工作。采用用于模拟ESD现象的标准模型来评价ESD保护电路的容限和性能并分析ESD 对内部电路的影响。一般来说，常采用三种ESD建模方法。第一种ESD建模方法是人体模 型(HBM)，它模拟人体中所带的静电荷向半导体器件放电。第二种ESD建模方法是机器模型 (MM)，它模拟导电机器中所带的静电荷在半导体制造加工过程中向半导体器件放电。第三 种ESD建模方法是带电器件模型(CDM)，它模拟半导体器件内部所带的静电荷在制造加工 (例如，封装工艺)过程中向外部地或导体放电。半导体器件中所带的静电荷(即，正电荷 或负电荷)通过例如物理接触来放电。因此，电荷的流向由所带电荷的极性决定。ESD保护电路由接地栅极金属氧化物半导体场效应晶体管(ggMOSFET)、栅极耦合 MOSFET (gcMOSFET)、双极结晶体管(BJT)、二极管或其它MOS部件构成。当发生ESD时，例如 ggMOSFET由于其中形成的寄生BJT而对电压进行箝位，并且过电流流经ggMOSFET。在不发 生ESD的正常工作过程中，半导体器件的ESD保护电路不作为寄生电容部件而工作，但是可 能呈现诸如漏电流的其它特性。图1示出了常规集成电路的配置。参照图1，集成电路包括输入/输出垫DQ、ESD保护单元IOA和10B、上拉驱动晶体 管MP1、第一驱动控制单元11UP、虚(dummy)上拉驱动晶体管MP2、下拉驱动晶体管丽1、第 二驱动控制单元IlDN和虚下拉驱动晶体管MN2。具体地说，输入/输出垫DQ用于与外部电 路的信号交换。ESD保护单元IOA和IOB连接到输入/输出垫DQ以在电源电压(VDD)线 13A和地电压(VSS)线13B之间形成ESD路径。上拉驱动晶体管MPl连接在VDD线13A和 输入/输出垫DQ之间。第一驱动控制单元IlUP连接到上拉驱动晶体管MPl的栅极并且被 配置成控制上拉驱动晶体管MP1。虚上拉驱动晶体管MP2连接在VDD线13A和输入/输出垫DQ之间，并且具有连接到VDD线13A的栅极。下拉驱动晶体管丽1连接在VSS线13B和 输入/输出垫DQ之间。第二驱动控制单元IlDN连接到下拉驱动晶体管MNl的栅极并且被 配置成控制下拉驱动晶体管MN1。虚下拉驱动晶体管MN2连接在VSS线13B和输入/输出 垫DQ之间，并且具有连接到VSS线13B的栅极。集成电路还包括连接在VDD线13A和VSS线13B之间的电压箝位单元12。当瞬 态电压或瞬态电流超过某一水平时，电压箝位单元12在VDD线13A和VSS线13B之间形成 ESD路径。ESD保护单元IOA和IOB由ggMOSFET、gcMOSFET、BJT、二极管和其它MOS部件构 成。当发生ESD时，ESD保护单元IOA和IOB在VDD线13A和VSS线13B之间形成电流路 径，从而保护内部元件和内部电路免于过电流。内部电路14控制第一驱动控制单元IlUP和第二驱动控制单元IlDN的工作。第 一驱动控制单元IlUP和第二驱动控制单元IlDN也称作预驱动单元。当发生ESD时，由于集成电路的配置，虚上拉驱动晶体管MP2和虚下拉驱动晶体管 MN2以与上拉驱动晶体管MPl和下拉驱动晶体管MNl相同的方式工作，即，作为主输出驱动 单元而工作。然而，虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2在正常情况下不驱动 输入/输出垫DQ。虚驱动晶体管MP2和丽2也称作“选项分支”，且驱动晶体管MPl和丽1 也称作“驱动器分支”。下面将详细描述图1中所示的集成电路的配置和工作。在正常工作模式下，当供电时，电源电压VDD被施加于用PMOS晶体管实现的虚上 拉驱动晶体管MP2的栅极。在这种情形下，由于虚上拉驱动晶体管MP2保持关断状态，所以 它不影响在输入/输出垫DQ上传递的信号。具体地说，当第一驱动控制单元IlUP输出VSS 电平的信号时，上拉驱动晶体管MPl被接通以将输入/输出垫DQ上拉至电源电压VDD。然 而，在正常工作模式下，虚上拉驱动晶体管MP2保持关断状态。另一方面，由于在非工作模式下不向VDD线13A供电，所以第一驱动控制单元1IUP 的输出端子W和第二驱动控制单元IlDN的输出端子N2被设定为浮置状态。因此，上拉驱 动晶体管MPl和下拉驱动晶体管MNl的栅极被设定为浮置状态。当在输入/输出垫DQ处发生ESD时，由静电产生的电压被施加于虚驱动晶体管 MP2和MN2以及驱动晶体管MPl和MN1，直到在VDD线13A和VSS线13B之间、经过ESD保 护单元IOA和IOB而形成电流路径为止。由于伴随大电压的ESD，虚驱动晶体管MP2和丽2 以及驱动晶体管MPl和丽1由于其中形成的寄生BJT而使得过电流流经晶体管。然而，尽 管驱动晶体管MPl和MNl的栅极处于浮置状态，但是虚驱动晶体管MP2和MN2的栅极分别 连接到VDD线13A和VSS线13B。因此，用以接通驱动晶体管MPl和丽1的触发电压低于 用以接通驱动晶体管MP2和丽2的触发电压。换言之，由于驱动晶体管MPl和丽1在比施 加于虚驱动晶体管MP2和丽2以接通它们的ESD电压低的ESD电压处、先于虚驱动晶体管 MP2和丽2接通，因此，在早期，驱动晶体管MPl和丽1中产生过多的压力，造成驱动晶体管 MPl禾口 MNl损坏。
发明内容
本发明的一个实施例涉及一种能够通过控制与垫耦合的虚输出驱动电路来改善抗ESD容限的集成电路。根据本发明的另一个实施例，一种装置包括输入/输出垫，用于与外部电路的信 号交换；静电放电(ESD)保护单元，耦合到输入/输出垫并且被配置成在第一电压线和第二 电压线之间形成ESD路径；第一驱动晶体管，耦合在第一电压线和输入/输出垫之间；第一 驱动控制单元，耦合到第一驱动晶体管的栅极并且被配置成控制第一驱动晶体管；第一虚 驱动晶体管，耦合在第一电压线和输入/输出垫之间；以及第一辅助驱动控制单元，被配置 成在正常工作模式下将第一电压提供给第一虚驱动晶体管的栅极，而在不供电的非工作模 式下将第一虚驱动晶体管的栅极浮置。集成电路还可包括第二驱动晶体管，耦合在第二电 压线和输入/输出垫之间；第二驱动控制单元，耦合到第二驱动晶体管的栅极并且被配置 成控制第二驱动晶体管；第二虚驱动晶体管，耦合在第二电压线和输入/输出垫之间；以及 第二辅助驱动控制单元，被配置成在正常工作模式下将第二电压线的第二电压提供给第二 虚驱动晶体管的栅极，而在非工作模式下将第二虚驱动晶体管的栅极浮置。集成电路还可包括耦合在第一电压线和第二电压线之间的电压箝位单元。第一电压可以是电源电压，第一驱动晶体管和第一虚驱动晶体管是上拉驱动晶体 管。根据本发明的又一个实施例，一种装置包括输入/输出垫，用于与外部电路的信 号交换；静电放电(ESD)保护单元，耦合到输入/输出垫以在第一电源电压线和第一地电压 线之间形成ESD路径；上拉驱动晶体管，耦合在第一电源电压线和输入/输出垫之间；第一 驱动控制单元，耦合到上拉驱动晶体管的栅极并且被配置成控制上拉驱动晶体管；虚上拉 驱动晶体管，耦合在第一电源电压线和输入/输出垫之间；以及第一辅助驱动控制单元，被 配置成在正常工作模式下将第二电源电压提供给虚上拉驱动晶体管的栅极，而在不供电的 非工作模式下将虚上拉驱动晶体管的栅极浮置。集成电路还可包括下拉驱动晶体管，连接在第一地电压线和输入/输出垫之间； 第二驱动控制单元，连接到下拉驱动晶体管的栅极并且被配置成控制下拉驱动晶体管；虚 下拉驱动晶体管，连接在第一地电压线和输入/输出垫之间；以及第二辅助驱动控制单元， 在正常工作模式下将第二地电压提供给虚下拉驱动晶体管的栅极，而在不供电的非工作模 式下将虚下拉驱动晶体管的栅极浮置。集成电路还可包括电压箝位单元，被配置成在第一及第二电源电压线和第一及 第二地电压线之间提供ESD路径。
图1示出了常规IC的配置；图2示出了根据本发明的一个实施例的集成电路的配置；以及图3示出了根据本发明的另一个实施例的集成电路的配置。
具体实施例方式下面将参照附图更详细地描述本发明的示例实施例。然而，本发明可以用不同的 形式加以实施，而不应该被解释为局限于这里所述的实施例。相反，提供这些实施例来使本 公开全面和完整，这些实施例将向本领域的技术人员充分传达本发明的范围。在整篇公开中，同样的标号在本发明的所有不同附图和实施例中指代同样的部分。电路的逻辑信号可根据电压电平分类成高电平(H)或低电平(L)，它们亦分别用 “1”或“0”表示。在一些情形下，逻辑信号还可具有高阻抗(Hi-Z)状态。此外，这里使用的 P沟道金属氧化物半导体(PMOS)晶体管和N沟道金属氧化物半导体(NMOS)晶体管可以是 金属氧化物半导体场效应晶体管(MOSFET)的类型。图2示出了根据本发明的一个实施例的集成电路的配置。参照图2，集成电路包括输入/输出垫DQ、ESD保护单元20A和20B、上拉驱动晶体 管MP1、第一驱动控制单元21UP、虚上拉驱动晶体管MP2、第一辅助驱动控制单元22UP、下拉 驱动晶体管MN1、第二驱动控制单元21DN、虚下拉驱动晶体管MN2和第二辅助驱动控制单元 22DN。具体地说，输入/输出垫DQ用于与外部电路的信号交换。ESD保护单元20A和20B 连接到输入/输出垫DQ以与电源电压(VDD)线24A和地电压(VSS)线24B —起形成ESD 路径。上拉驱动晶体管MPl连接在VDD线24A和输入/输出垫DQ之间。第一驱动控制单 元21UP连接到上拉驱动晶体管MPl的栅极并且被配置成控制上拉驱动晶体管MP1。虚上拉 驱动晶体管MP2连接在VDD线24A和输入/输出垫DQ之间。第一辅助驱动控制单元22UP 在正常工作模式下将电源电压VDD提供给虚上拉驱动晶体管MP2的栅极，而在不供电的非 工作模式下将虚上拉驱动晶体管MP2的栅极浮置。下拉驱动晶体管MNl连接在VSS线24B 和输入/输出垫DQ之间。第二驱动控制单元21DN连接到下拉驱动晶体管MNl的栅极并且 被配置成控制下拉驱动晶体管MN1。虚下拉驱动晶体管MN2连接在VSS线24B和输入/输 出垫DQ之间。第二辅助驱动控制单元22DN在正常工作模式下将地电压VSS提供给虚下拉 驱动晶体管MN2的栅极，而在不供电的非工作模式下将虚下拉驱动晶体管MN2的栅极浮置。集成电路还包括连接在VDD线24A和VSS线24B之间的电压箝位单元23。当瞬 态电压或瞬态电流超过某一水平时，电压箝位单元23在VDD线24A和VSS线24B之间形成 ESD路径。ESD保护单元20A和20B由ggMOSFET、gcMOSFET、BJT、二极管和其它MOS部件构 成。当发生ESD时，ESD保护单元20A和20B在VDD线24A和VSS线24B之间形成电流路 径，从而保护内部元件和内部电路免于过电流。内部电路25控制第一驱动控制单元21UP和第二驱动控制单元21DN的工作。第 一驱动控制单元2IUP和第二驱动控制单元2IDN也称作预驱动单元。当发生ESD时，由于集成电路的配置，虚上拉驱动晶体管MP2和虚下拉驱动晶体管 MN2被设计成以与上拉驱动晶体管MPl和下拉驱动晶体管MNl相同的方式工作，即，作为主 输出驱动单元而工作。然而，虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2在正常工作 模式下不驱动输入/输出垫DQ。下面将详细描述图2中所示的集成电路的配置和工作。在此实施例中，第一辅助驱动控制单元22UP包括连接在VDD线24A和输出端子 N3之间的PMOS晶体管MP5以及连接在输出端子N3和VSS线24B之间的NMOS晶体管MN5。 PMOS晶体管MP5和NMOS晶体管丽5的栅极共同连接到VSS线24B。在正常工作模式下，当 供电时，PMOS晶体管MP5被接通，电源电压VDD经过输出端子N3被施加于虚上拉驱动晶体 管MP2的栅极。由于电源电压VDD被施加于为PMOS晶体管的虚上拉驱动晶体管MP2的栅 极，所以虚上拉驱动晶体管MP2保持关断状态。因此，虚上拉驱动晶体管MP2不影响在输入/输出垫DQ上传递的信号。对于上拉驱动晶体管MP1，当第一驱动控制单元21UP输出VSS 电平的信号时，上拉驱动晶体管MPl被接通以将输入/输出垫DQ上拉至电源电压VDD。然 而，如上所述，在正常工作模式下，虚上拉驱动晶体管MP2保持关断状态。此外，第二辅助驱动控制单元22DN包括连接在VDD线24A和输出端子N4之间的 PMOS晶体管MP6以及连接在输出端子N4和VSS线24B之间的NMOS晶体管MN6。PMOS晶体 管MP6和NMOS晶体管MN6的栅极共同连接到VDD线24A。在正常工作模式下，当供电时， NMOS晶体管MN6被接通，地电压VSS经过输出端子N4被施加于虚下拉驱动晶体管丽2的栅 极。由于地电压VSS被施加于由NMOS晶体管构成的虚下拉驱动晶体管MN2的栅极，所以虚 下拉驱动晶体管MN2保持关断状态。因此，虚下拉驱动晶体管MN2不影响在输入/输出垫 DQ上传递的信号。对于下拉驱动晶体管丽1，当第二驱动控制单元21DN输出VSS电平的信 号时，下拉驱动晶体管丽1被接通以将输入/输出垫DQ下拉至地电压VSS。然而，如上所 述，在正常工作模式下，虚下拉驱动晶体管MN2保持关断状态。在非工作模式下，不向VDD线24A供电。由于第一辅助驱动控制单元22UP的输出 端子N3和第二辅助驱动控制单元22DN的输出端子N4在非工作模式下被设定为浮置状态， 所以虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2的栅极被设定为浮置状态。此外，由 于第一驱动控制单元21UP的输出端子m和第二驱动控制单元21DN的输出端子N2被设定 为浮置状态，所以上拉驱动晶体管MPl和下拉驱动晶体管MNl的栅极被设定为浮置状态。当在输入/输出垫DQ中发生ESD时，由静电产生的电压被施加于虚驱动晶体管 MP2和丽2以及驱动晶体管MPl和MN1，直到在电压线VDD线24A和VSS线24B之间、经过 ESD保护单元20A和20B而形成电流路径为止。当发生伴随大电压的ESD时，虚驱动晶体管 MP2和丽2以及驱动晶体管MPl和丽1均执行相同的操作，并且由于其中形成的寄生BJT而 使得过电流流经它们。由于虚驱动晶体管MP2和丽2的栅极以及驱动晶体管MPl和丽1的 栅极处于浮置状态，所以虚驱动晶体管MP2和丽2与驱动晶体管MPl和丽1在相同的触发 电压处接通(即，其中由于过电压而形成的BJT在相同的触发电压处接通)。因此，由VDD 线24A和VSS线24B、同时经过虚驱动晶体管MP2和丽2与驱动晶体管MPl和丽1而形成过 电流路径。因此，驱动晶体管MPl和丽1中不产生过多的压力，从而增大了抗ESD容限。图3示出了根据本发明的另一个实施例的集成电路的配置。参照图3，集成电路包括输入/输出垫DQ、ESD保护单元30A和30B、上拉驱动晶体 管MP1、第一驱动控制单元31UP、虚上拉驱动晶体管MP2、第一辅助驱动控制单元32UP、下拉 驱动晶体管MN1、第二驱动控制单元31DN、虚下拉驱动晶体管MN2和第二辅助驱动控制单元 32DN。具体地说，输入/输出垫DQ用于与外部电路的信号交换。ESD保护单元30A和30B 连接到输入/输出垫DQ以在第一电源电压(VDDl)线34A1和第一地电压(VSSl)线34B1之 间形成ESD路径。上拉驱动晶体管MPl连接在VDDl线34A1和输入/输出垫DQ之间。第 一驱动控制单元31UP连接到上拉驱动晶体管MPl的栅极并且被配置成控制上拉驱动晶体 管MP1。虚上拉驱动晶体管MP2连接在VDDl线34A1和输入/输出垫DQ之间。第一辅助驱 动控制单元32UP在正常工作模式下将第二电源电压VDD2提供给虚上拉驱动晶体管MP2的 栅极，而在不供电的非工作模式下将虚上拉驱动晶体管MP2的栅极浮置。下拉驱动晶体管 丽1连接在VSSl线34B1和输入/输出垫DQ之间。第二驱动控制单元31DN连接到下拉驱 动晶体管MNl的栅极并且被配置成控制下拉驱动晶体管MN1。虚下拉驱动晶体管MN2连接在VSSl线34B1和输入/输出垫DQ之间。第二辅助驱动控制单元32DN在正常工作模式下 将第二地电压VSS2提供给虚下拉驱动晶体管MN2的栅极，而在不供电的非工作模式下将虚 下拉驱动晶体管MN2的栅极浮置。图3的集成电路的元件和基本操作与图2的集成电路的元件和基本操作基本上相 似。图2的集成电路采用单个电源电压VDD和单个地电压VSS来工作，而图3的集成 电路采用第一和第二电源电压VDDl和VDD2以及第一和第二地电压VSSl和VSS2来工作。 集成电路包括三个电压箝位单元33A、33B和33C以便在附加的电压线之间提供ESD路径。在此实施例中，当瞬态电压或瞬态电流超过某一水平时，三个电压箝位单元33A、 33B和33C在电压线34A1、34B1、34A2和34B2之间形成ESD路径。ESD保护单元30A和30B都由ggM0SFET、gcM0SFET、BJT、二极管和其它MOS部件构 成。当发生ESD时，ESD保护单元30A和30B在电压线之间形成电流路径，从而保护内部元 件和内部电路免于过电流。内部电路35控制第一驱动控制单元31UP和第二驱动控制单元31DN的工作。第 一驱动控制单元3IUP和第二驱动控制单元3IDN也称作预驱动单元。当发生ESD时，由于集成电路的配置，虚上拉驱动晶体管MP2和虚下拉驱动晶体管 MN2被设计成以与上拉驱动晶体管MPl和下拉驱动晶体管MNl相同的方式工作，即，作为主 输出驱动单元而工作。然而，虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2在正常情况 下不驱动输入/输出垫DQ。下面将详细描述图3中所示的集成电路的配置和工作。在此实施例中，第一辅助驱动控制单元32UP包括连接在VDD2线34A2和输出端 子N3之间的PMOS晶体管MP5以及连接在输出端子N3和VSS2线34B2之间的NMOS晶体管 丽5。PMOS晶体管MP5和NMOS晶体管丽5的栅极共同连接到VSS2线34B2。在正常工作模 式下，当供电时，PMOS晶体管MP5被接通，第二电源电压VDD2经过输出端子N3被施加于虚 上拉驱动晶体管MP2的栅极。由于第二电源电压VDD2被施加于为PMOS晶体管的虚上拉驱 动晶体管MP2的栅极，所以虚上拉驱动晶体管MP2保持关断状态。因此，它不影响在输入/ 输出垫DQ上传递的信号。对于上拉驱动晶体管MP1，当第一驱动控制单元31UP输出VSS2电 平的信号时，上拉驱动晶体管MPl被接通以将输入/输出垫DQ上拉至第一电源电压VDD1。 然而，如上所述，在正常工作模式下，虚上拉驱动晶体管MP2保持关断状态。此外，第二辅助驱动控制单元32DN包括连接在VDD2线34A2和输出端子N4之间 的PMOS晶体管MP6以及连接在输出端子N4和VSS2线34B2之间的NMOS晶体管MN6。PMOS 晶体管MP6和NMOS晶体管MN6的栅极共同连接到VDD2线34A2。在正常工作模式下，当供 电时，NMOS晶体管MN6被接通，第二地电压VSS2经过输出端子N4被施加于虚下拉驱动晶 体管MN2的栅极。由于第二地电压VSS2被施加于由NMOS晶体管构成的虚下拉驱动晶体管 MN2的栅极，所以虚下拉驱动晶体管MN2保持关断状态。因此，虚下拉驱动晶体管MN2不影 响在输入/输出垫DQ上传递的信号。对于下拉驱动晶体管MN1，当第二驱动控制单元31DN 输出VSS2电平的信号时，下拉驱动晶体管丽1被接通以将输入/输出垫DQ下拉至第一地 电压VSS1。然而，如上所述，在正常工作模式下，虚下拉驱动晶体管MN2保持关断状态。在非工作模式下，不向VDDl线34A1和VDD2线34A2供电。由于第一辅助驱动控制单元32UP的输出端子N3和第二辅助驱动控制单元32DN的输出端子N4被设定为浮置状 态，所以虚上拉驱动晶体管MP2和虚下拉驱动晶体管MN2的栅极被设定为浮置状态。此外， 由于第一驱动控制单元31UP的输出端子m和第二驱动控制单元31DN的输出端子N2被设 定为浮置状态，所以上拉驱动晶体管MPl和下拉驱动晶体管MNl的栅极被设定为浮置状态。当在输入/输出垫DQ中发生ESD时，由静电产生的电压被施加于虚驱动晶体管 MP2和丽2以及驱动晶体管MPl和丽1，直到在电压线VDDl和VSSl之间、经过ESD保护单 元30A和30B而形成电流路径为止。当发生伴随大电压的ESD时，虚驱动晶体管MP2和丽2 以及驱动晶体管MPl和丽1均执行相同的操作，并且由于其中形成的寄生BJT而使得过电 流流经它们。由于虚驱动晶体管MP2和丽2的栅极以及驱动晶体管MPl和丽1的栅极处于 浮置状态，所以虚驱动晶体管MP2和丽2与驱动晶体管MPl和丽1在相同的触发电压处接 通(即，其中由于过电压而形成的BJT在相同的触发电压处接通)。因此，在电压线VDDl和 VSS1之间、同时经过虚驱动晶体管MP2和丽2与驱动晶体管MP1和丽1而形成过电流路径。 因此，驱动晶体管MPl和丽1中不产生过多的压力，从而增大了抗ESD容限。在集成电路中，根据本发明的各示例实施例，当发生ESD时，与垫相连的虚输出驱 动电路和输出驱动电路全部被接通。因此，使过电流经过虚输出驱动电路和输出驱动电路 放电的触发电压被控制为相等。因此，增大了输出驱动电路抗ESD的容限。此外，由于为实 现根据本发明的各示例实施例的集成电路而提供的附加元件的数目相对小，所以总电路面 积没有增加。代表信号和电路的激活状态的电压极性可以根据实施例而改变。此外，可以对集 成电路的结构进行各种修改，但同时实现相同的功能。例如，可以将PMOS晶体管和NMOS晶 体管相互交换，并对集成电路进行适当的相应改变。此外，可以对逻辑门结构进行各种修 改，但同时实现相同的功能。例如，可以通过与非门、或非门、反相器等的各种组合来实现与 非逻辑、或非逻辑等等。尽管根据示例实施例的输入/输出垫是在特定环境下说明的，但是本发明显然可 以应用于其中虚驱动单元和驱动单元连接到同一个垫的片上终端(On Die Termination, 0DT)电路等其它环境。尽管已针对特定实施例描述了本发明，但是本领域的技术人员将明白，在不背离 所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
权利要求
一种集成电路，包括输入/输出垫，用于与外部电路的信号交换；静电放电(ESD)保护单元，耦合到所述输入/输出垫并且被配置成在第一电压线和第二电压线之间形成ESD路径；第一驱动晶体管，耦合在所述第一电压线和所述输入/输出垫之间；第一驱动控制单元，耦合到所述第一驱动晶体管的栅极并且被配置成控制所述第一驱动晶体管；第一虚驱动晶体管，耦合在所述第一电压线和所述输入/输出垫之间；以及第一辅助驱动控制单元，被配置成在正常工作模式下将所述第一电压线的第一电压提供给所述第一虚驱动晶体管的栅极，而在不供电的非工作模式下将所述第一虚驱动晶体管的栅极浮置。
2.根据权利要求1所述的集成电路，还包括第二驱动晶体管，耦合在所述第二电压线和所述输入/输出垫之间； 第二驱动控制单元，耦合到所述第二驱动晶体管的栅极并且被配置成控制所述第二驱 动晶体管；第二虚驱动晶体管，耦合在所述第二电压线和所述输入/输出垫之间；以及 第二辅助驱动控制单元，被配置成在所述正常工作模式下将所述第二电压线的第二电 压提供给所述第二虚驱动晶体管的栅极，而在所述非工作模式下将所述第二虚驱动晶体管 的栅极浮置。
3.根据权利要求2所述的集成电路，还包括耦合在所述第一电压线和所述第二电压线 之间的电压箝位单元。
4.根据权利要求2所述的集成电路，其中 所述第一电压是电源电压，所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管。
5.根据权利要求2所述的集成电路，其中 所述第一电压是地电压，所述第二电压是电源电压，并且所述第一驱动晶体管和所述第一虚驱动晶体管是下拉驱动晶体管。
6.根据权利要求2所述的集成电路，其中 所述第一电压是电源电压，所述第二电压是地电压，所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管，并且 所述第二驱动晶体管和所述第二虚驱动晶体管是下拉驱动晶体管。
7.根据权利要求3所述的集成电路，其中 所述第一电压是电源电压，所述第二电压是地电压，所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管，并且 所述第二驱动晶体管和所述第二虚驱动晶体管是下拉驱动晶体管。
8.根据权利要求1所述的集成电路，其中所述第一辅助驱动控制单元包括第一晶体管，耦合在所述第一电压线和输出端子之间；以及第二晶体管，耦合在所述输出端子和所述第二电压线之间，所述第一晶体管和所述第 二晶体管的栅极共同耦合到所述第二电压线。
9.根据权利要求8所述的集成电路，其中 所述第一电压是电源电压，所述第二电压是地电压， 所述第一晶体管是PMOS晶体管，并且 所述第二晶体管是NMOS晶体管。
10.根据权利要求2所述的集成电路，其中所述第一辅助驱动控制单元包括 第一晶体管，耦合在所述第一电压线和第一输出端子之间；以及第二晶体管，耦合在所述第一输出端子和所述第二电压线之间，所述第一晶体管和所 述第二晶体管的栅极共同耦合到所述第二电压线。
11.根据权利要求10所述的集成电路，其中所述第二辅助驱动控制单元包括 第三晶体管，耦合在所述第一电压线和第二输出端子之间；以及第四晶体管，耦合在所述第二输出端子和所述第二电压线之间，所述第三晶体管和所 述第四晶体管的栅极共同耦合到所述第一电压线。
12.根据权利要求11所述的集成电路，其中 所述第一电压是电源电压，所述第二电压是地电压，所述第一晶体管和第三晶体管是PMOS晶体管，并且 所述第二晶体管和第四晶体管是NMOS晶体管。
13.根据权利要求2所述的集成电路，其中 所述第二电压是地电压，并且所述第一驱动晶体管和所述第一虚驱动晶体管是上拉驱动晶体管。
14.一种集成电路，包括输入/输出垫，用于与外部电路的信号交换；静电放电(ESD)保护单元，耦合到所述输入/输出垫以在第一电源电压线和第一地电 压线之间形成ESD路径；上拉驱动晶体管，耦合在所述第一电源电压线和所述输入/输出垫之间； 第一驱动控制单元，耦合到所述上拉驱动晶体管的栅极并且被配置成控制所述上拉驱 动晶体管；虚上拉驱动晶体管，耦合在所述第一电源电压线和所述输入/输出垫之间；以及 第一辅助驱动控制单元，被配置成在正常工作模式下将第二电源电压提供给所述虚上 拉驱动晶体管的栅极，而在不供电的非工作模式下将所述虚上拉驱动晶体管的栅极浮置。
15.根据权利要求14所述的集成电路，还包括下拉驱动晶体管，连接在所述第一地电压线和所述输入/输出垫之间； 第二驱动控制单元，连接到所述下拉驱动晶体管的栅极并且被配置成控制所述下拉驱 动晶体管；虚下拉驱动晶体管，连接在所述第一地电压线和所述输入/输出垫之间；以及第二辅助驱动控制单元，在所述正常工作模式下将第二地电压提供给所述虚下拉驱动 晶体管的栅极，而在不供电的非工作模式下将所述虚下拉驱动晶体管的栅极浮置。
16.根据权利要求15所述的集成电路，还包括电压箝位单元，被配置成在所述第一及第二电源电压线和所述第一及第二地电压线之 间提供ESD路径。
全文摘要
本发明公开了一种集成电路，包括输入/输出垫，用于与外部电路的信号交换；静电放电(ESD)保护单元，耦合到输入/输出垫并且被配置成在第一电压线和第二电压线之间形成ESD路径；第一驱动晶体管，耦合在第一电压线和输入/输出垫之间；第一驱动控制单元，耦合到第一驱动晶体管的栅极并且被配置成控制第一驱动晶体管；第一虚驱动晶体管，耦合在第一电压线和输入/输出垫之间；以及第一辅助驱动控制单元，被配置成在正常工作模式下将第一电压提供给第一虚驱动晶体管的栅极，而在不供电的非工作模式下将第一虚驱动晶体管的栅极浮置。
文档编号H01L23/60GK101882616SQ20091021563
公开日2010年11月10日 申请日期2009年12月30日 优先权日2008年12月31日
发明者任东柱 申请人:海力士半导体有限公司