专利名称：绝缘衬底上的硅基横向双扩散金属氧化物半导体器件的制作方法
技术领域：
本发明涉及SOI(Silicon-On-Insulator，绝缘衬底上的硅)基集成电路，特别涉 及SOI基上横向双扩散金属氧化物半导体(L匿OS)器件。
背景技术：
SOI技术是在顶层硅和衬底之间引入了一层埋氧化层。其可以实现集成电路中元 器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应。采用SOI材料制成的集成 电路还具有寄生电容小、集成密度高、器件速度快、制造工艺简单、短沟道效应小等特点，特 别适用于低压低功耗电路。 在SOI材料上集成的LDMOS器件其与低压逻辑电路完全采用介质隔离，且有利于 避免LDMOS器件发生闩锁效应。超结(Super-Junction)MOSFET利用电荷平衡原理，对漂移 区高掺杂实现低导通损耗，且其击穿电压并无退化，由此产生了超结UMOS器件。
图1为现有技术LDMOS器件结构示意图，其中Y方向自下而上分为衬底1、埋氧层 2和掺杂层(可为n型或p型，此处为n型)10。掺杂层10 X方向一端形成源极p阱3，另 一端形成漏极n+接触区11 (其引出电极为器件的漏极D)，两端之间的漂移区沿Z方向形成 交错排列的n型杂质条81 、82 8i和p型杂质条91 、92 9i。 n型杂质条和p型杂质
条与源极P阱3相接，源极p阱3中的源极n+接触区5和背栅p+接触区4由同一 电极引 出作为器件的源极S，源极p阱3此处作为n型LDMOS的沟道区。图1中，栅氧化层6上方 的多晶硅栅电极7即为器件的栅极G。源极p阱3中，源极n+接触区5与源极p阱3交界 的边沿上方完全被栅氧化层6和多晶硅栅电极7覆盖，且栅氧化层6与多晶硅栅电极7延 伸到漂移区中n型杂质条81、82……8i和p型杂质条91、92……9i上方。
漂移区n型杂质条和p型杂质条上方与氧化硅介质相接(图中未示出)，氧化硅介 质也可为场氧化层介质或金属前介质。图1所示器件开启时，电子电流通过源极P阱3表 面反型层、n型掺杂层10上方n型杂质条81、82……8i到达漏极n+接触区11。上述导电 过程中仅漂移区中部分杂质条参与导电(n型杂质条)，器件未达到完全利用，导通损耗较 大，特别是在高压L匿OS结构中更明显。
发明内容
本发明所要解决的技术问题，就是针对现有技术SOI基LDMOS器件中，仅部分漂移 区参与导电的问题，提供一种SOI基横向双扩散金属氧化物半导体器件，利用漂移区n型杂 质条和P型杂质条共同导电，达到漂移区的充分利用，降低导通损耗，提高器件性能。
本发明解决所述技术问题，采用的技术方案是绝缘衬底上的硅基横向双扩散金 属氧化物半导体器件，包括沿Y方向自下而上的衬底、埋氧层、掺杂层；所述掺杂层X方向一 端形成源极P阱，另一端形成漏极n+接触区，其引出电极为器件的漏极；两端之间的漂移区 沿Z方向形成交错排列的n型杂质条和p型杂质条，所述n型杂质条和p型杂质条与源极p 阱相接；源极P阱中有源极n+接触区和背栅p+接触区，其共同的引出电极为器件的源极；其特征在于，所述掺杂层X方向另一端形成漏极n阱，所述漏极n阱中形成沿Z方向交错排 列的漏极n+接触区和漏极p+接触区，其共同的引出电极为器件的漏极；漏极n阱边沿与n 型杂质条和P型杂质条相接，所述漏极n+接触区和漏极p+接触区与所述漏极n阱边沿有 间距。 具体的，所述间距为2 6 ii m。 进一步的，所述漏极p+接触区与漏极n+接触区之间的距离d > 0。 推荐的，所述漏极p+接触区和漏极n+接触区在Z方向宽度之和不小于n型杂质
条和P型杂质条在Z方向的宽度之和。 具体的，所述n型杂质条和p型杂质条在Z方向的宽度为1 lOiim，在Y方向深 度为0. 5 2iim。 具体的，所述漏极p+接触区在Z方向的宽度为5 100 ii m，所述漏极n+接触区在 Z方向的宽度为1 100 iim。 进一步的，所述漏极p+接触区和漏极n+接触区在X方向、Y方向和Z方向的尺寸 可以相同或不同。 进一步的，所述源极p阱和/或漏极n阱可以穿过掺杂层与埋氧层相接。 具体的，所述漏极n阱是通过在掺杂层注入磷元素扩散形成；所述磷元素注入剂
量为1E12/cm2 lE13/cm2。 进一步的，所述半导体器件用于集成电路的有源元件。 本发明所产生的有益效果是，利用n型杂质条和p型杂质条共同参与导电，降低了 器件的导通电阻和损耗。本发明的器件制造工艺与低压CMOS工艺兼容，器件开关速度快， 能够适用于电平位移电路及功率集成电路的输出级。
图1是现有技术L匿0S器件结构的剖视图；
图2是本发明实施例的L匿0S器件剖视图；
图3是图2器件的等效电路图； 图4是本发明实例LDMOS器件与现有技术LDM0S器件正向导通特性对比曲线；
图5是本发明实施例的L匿0S器件导通时电子电流、空穴电流与总电流、漏极电压 关系曲线。
附图标记如下1为衬底；2为埋氧层；10为掺杂层；3为源极p阱；13为漏极n阱；
5为源极n+接触区；4为背栅p+接触区；11为漏极n+接触区；12为漏极p+接触区；81、 82……8i为n型杂质条；91、92……9i为p型杂质条；7为多晶硅栅电极；6栅氧化层。
具体实施例方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结 合附图及实施例，对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅用以 详细说明本发明的技术方案，并不用于限定本发明。 本发明的SOI基L匿0S器件，p型杂质条与n型杂质条在导通状态时达到电荷平 衡，在关断状态时对于漂移区内电场进行调制，可以实现器件的高耐压。本发明在掺杂层中
4设置漏极n阱，在漏极n阱中设置漏极p+接触区和漏极n+接触区，在器件漏极形成寄生晶 体管，该寄生晶体管发射极为漏极p+接触区，基极为漏极n阱，集电极为漂移区中的p型杂 质条。器件开启时，器件传导电子电流，电子电流被漏极11+接触区所接收，其在漏极欧姆。+ 接触区上产生压降，开启寄生晶体管，漂移区中P型杂质条作为集电极传导空穴电流，实现 低导通损耗。本发明的LDMOS器件可以达到200 700V的耐压要求，可用在高压电平位移 单元中，比如PDP(等离子显示屏)寻址集成电路中。 当在器件漏极D加低压时，源极p阱表面形成电子反型层。源极n+接触区与漏极 n+接触区通过电子反型层、漂移区n型杂质条、漏极n阱连接，器件开通时，在低压工作条 件下传导电子电流。n型杂质条可以通过重掺杂达到低导通电阻的目的；器件关断时由于 P型杂质条对n型杂质条耗尽，不会影响器件耐压。在上述传导电子电流过程中，电子电流 由漏极n阱中漏极n+接触区接收，在漏极n阱中沿Z方向流动，在漏极p+接触区上产生压 降，当压降超过漏极P+接触区与漏极n阱形成的pn结的内建电势后，漏极p+接触区(相 当于寄生晶体管的发射极)、漏极n阱(相当于寄生晶体管的基极)与p型杂质条(相当 于寄生晶体管的集电极)形成的寄生晶体管开启，传导空穴电流。上述n型杂质条和p型 杂质条在开启时同时传导电流，为器件提供低阻通路。关断时其相互耗尽，为器件提供"低" 掺杂漂移区。寄生晶体管基极为漏极n阱，由于其长度较小，基极中过剩载流子在较短时间 内能够去除，器件工作频率不会明显退化。
实施例 图2是本例器件剖视图，相比于图1所示器件，通过在顶层n型掺杂层10漏端设 置n阱13，漏极n阱中设置漏极n+接触区和漏极p+接触区，从而引入寄生PNP晶体管，器 件能够传导空穴电流，使漂移区中n型杂质条与p型杂质条能够充分利用。图2中1为p 型衬底，2为埋氧层，在埋氧层2上形成顶层SOI掺杂层IO，本例掺杂层10为n型杂质材料 (本领域技术人员应当明白其亦可为P型杂质材料)。掺杂层10中，在X方向两端分别通 过掺杂扩散形成源极P阱3、漏极n阱13。源极p阱3作为器件的沟道区，其中还形成源极 n+接触区5和背栅p+接触区4，并由同一 电极弓I出作为本例器件的源极S。漏极n阱13中 形成沿Z方向交错排列的漏极p+接触区12和漏极n+接触区ll，其共同的引出电极为本 例器件的漏极D (图2中仅示出了一块漏极p+接触区和一块漏极n+接触区)。掺杂层10 上方有沿Z方向交错排列的n型杂质条(图中编号为81、82……8i)和p型杂质条(图中 编号为91、92……9i) 。 n型杂质条与p型杂质条交错并列于掺杂层10上方，其两端分别 与源极P阱3边沿和漏极n阱13边沿相接。漏极p+接触区12和漏极n+接触区11与漏 极n阱13的上述边沿有2 6 ii m的间距，漏极p+接触区12和漏极n+接触区11之间的 距离d > 0 (可以相切或间隔一定距离)。上述n型杂质条、p型杂质条、源极p阱3、漏极 n阱13完全包含于掺杂层10中。寄生的PNP晶体管由漏极p+接触区12 (发射极)、漏极 n阱13(基极)和p型杂质条91、92……9i构成。当传导的电子在漏极p+接触区12上超 过基极、发射极内建电势后，寄生晶体管开启。器件关断时，寄生晶体管中基极由于其长度 较短，过剩载流子将很快被电场抽走，保证器件频率特性不会退化。为了保证所有n型杂质 条和P型杂质条都更好地参与导电，漏极P+接触区和漏极n+接触区在Z方向宽度之和应 不小于n型杂质条和p型杂质条在Z方向的宽度之和。 图2所示器件的结构特征为埋氧层2厚度(Y方向尺寸)1 5 i！ m ;掺杂层10厚度(Y方向尺寸)为2 20iim，长度(X方向尺寸)为30 100iim，其杂质满足降低表面 场(RESURF)注入剂量要求；源极p阱3长度(X方向尺寸)1.5 4iim，注入剂量为8E12/ cm2-1.6E13/cm2，结深(Y方向尺寸)1. 5 4 y m，注入杂质为III族元素，例如硼(B);漏极 n阱13注入剂量为lE12/cm2-lE13/cm2，注入杂质为V族元素，例如磷(P) ;p型杂质条与 n型杂质条结深(Y方向尺寸)约0.5 2iim，条宽(Z方向尺寸)为1 5iim，注入剂量 为1. 2E12/cm2-4E12/cm2， n型杂质条注入杂质为V族元素，例如磷(P)、砷(As) ， p型杂质 条注入杂质为III族元素或其化合物，例如B、BF2 ;漏极p+接触区12在Z方向宽度为5 100 ii m ;漏极n+接触区11在Z方向宽度为1 100 ii m ;漏极p+接触区12和漏极n+接触 区11在，在X方向、Y方向和Z方向的尺寸可以相同或不同。根据不同厚度的掺杂层IO，源 极P阱3和/或漏极n阱13可以穿过掺杂层与埋氧层相接。 图3是本实施例器件等效电路图，其中NMOS管14由多晶硅栅电极7、栅氧化层6、 源极P阱3，源极11+接触区5，漂移区中n型杂质条81，82……8i构成；PNP晶体管17由漏 极P+接触区12，漏极n阱13，漂移区中p型杂质条91， 92……9i构成；电阻16代表电流经 过漏极n阱13产生的电阻；电阻15代表电流经过漂移区中n型杂质条81，82……8i所产 生的电阻；电阻18代表电流经过漂移区中p型杂质条91，92……9i所产生的电阻。
图4、图5是通过三维器件仿真软件Davinci给出了本实例的仿真结果。其中p 型杂质条和n型杂质条条宽(Z方向尺寸)为5iim，峰值浓度为5E15/cm 结深(Y方向尺 寸)1.5iim。漂移区长度(X方向尺寸)25iim。漏极p+触区12长度(Z方向尺寸)为28 y m， 漏极n+接触区11长度(Z方向尺寸)为4iim。 图4给出了本例器件与现有技术器件正向导通特性对比曲线，当漏电压小于2. 5V 时，两者导通能力相当，现有技术器件电流略为偏大，其原因是漏极n+接触区电阻较小，当 漏极电压大于2. 5V以后，本例器件开始传导空穴电流，使得其导电能力急剧增加。曲线有 回跳现象，因为开始传导空穴电流后，漂移区发生电导调制作用，出现负阻。图4中横轴为 电压，纵轴为电流。 图5给出了本例器件导通时电子电流、空穴电流与总电流与漏极电压关系曲线， 可以明显看出，漏极电压2. 5V左右空穴电流开始增加，使得器件总电流增加。图5中横轴 为电压，纵轴为电流。 根据器件导通时在XZ平面上电流分布(图略)，可以明显看出，现有技术器件仅 传导电子电流，本发明的器件可以同时传导电子电流和空穴电流，能够充分利用漂移区中n 型杂质条和P型杂质条参与导电。 综上所述，本发明通过在漏极电极设置n阱，在漏极n阱中设置漏极p+接触区、漏 极n+接触区，引入寄生PNP晶体管实现漂移区n型杂质条和p杂质条共同参与导电，能够 达到功率集成电路对于低电阻的要求，可以达到200 700V器件耐压要求，可用在高压电 平位移单元中，该电平位移单元可应用为PDP寻址集成电路中作为有源元件。
权利要求
绝缘衬底上的硅基横向双扩散金属氧化物半导体器件，包括沿Y方向自下而上的衬底、埋氧层、掺杂层；所述掺杂层X方向一端形成源极p阱，另一端形成漏极n+接触区，其引出电极为器件的漏极；两端之间的漂移区沿Z方向形成交错排列的n型杂质条和p型杂质条，所述n型杂质条和p型杂质条与源极p阱相接；源极p阱中有源极n+接触区和背栅p+接触区，其共同的引出电极为器件的源极；其特征在于，所述掺杂层X方向另一端形成漏极n阱，所述漏极n阱中形成沿Z方向交错排列的漏极n+接触区和漏极p+接触区，其共同的引出电极为器件的漏极；漏极n阱边沿与n型杂质条和p型杂质条相接，所述漏极n+接触区和漏极p+接触区与所述漏极n阱边沿有间距。
2. 根据权利要求1所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件，其特 征在于，所述间距为2 6iim。
3. 根据权利要求1或2所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件， 其特征在于，所述漏极。+接触区与漏极11+接触区之间的距离d > 0。
4. 根据权利要求1、2或3所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器 件，其特征在于，所述漏极P+接触区和漏极n+接触区在Z方向宽度之和不小于n型杂质条 和P型杂质条在Z方向的宽度之和。
5. 根据权利要求4所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件，其特 征在于，所述n型杂质条和p型杂质条在Z方向的宽度为1 10 m，在Y方向深度为0. 5 2 li m。
6. 根据权利要求5所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件，其特 征在于，所述漏极P+接触区在Z方向的宽度为5 100 ii m，所述漏极n+接触区在Z方向的 宽度为1 100 iim。
7. 根据权利要求1 6任意一项所述的绝缘衬底上的硅基横向双扩散金属氧化物半导 体器件，其特征在于，所述漏极P+接触区和漏极n+接触区在X方向、Y方向和Z方向的尺 寸可以相同或不同。
8. 根据权利要求1 7所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件， 其特征在于，所述源极P阱和/或漏极n阱可以穿过掺杂层与埋氧层相接。
9. 根据权利要求1 8任意一项所述的绝缘衬底上的硅基横向双扩散金属氧化物半导 体器件，其特征在于，所述漏极n阱是通过在掺杂层注入磷元素扩散形成；所述磷元素注入 剂量为1E12/cm2 lE13/cm2。
10. 根据权利要求1 9所述的绝缘衬底上的硅基横向双扩散金属氧化物半导体器件， 其特征在于，所述半导体器件用于集成电路的有源元件。
全文摘要
本发明涉及SOI基上横向双扩散金属氧化物半导体(LDMOS)器件。本发明针对现有技术SOI基LDMOS器件中，仅部分漂移区参与导电的问题，公开了一种SOI基横向双扩散金属氧化物半导体器件，利用漂移区n型杂质条和p型杂质条共同导电，达到漂移区的充分利用，降低导通损耗，提高器件性能。本发明的技术方案，通过在漏极电极设置n阱，在漏极n阱中设置漏极p+接触区、漏极n+接触区，引入寄生PNP晶体管实现漂移区n型杂质条和p杂质条共同参与导电，能够达到功率集成电路对于低电阻的要求，可以达到200～700V器件耐压要求，可用在高压电平位移单元中，该电平位移单元可应用为PDP寻址集成电路中作为有源元件。
文档编号H01L29/78GK101771082SQ200910312670
公开日2010年7月7日 申请日期2009年12月30日 优先权日2009年12月30日
发明者孙镇, 廖红, 梁涛, 罗波, 黄光佐, 黄勇 申请人:四川长虹电器股份有限公司