专利名称：具有无源栅极的晶体管及其制造方法
技术领域：
本发明的实施例一般来说涉及电子装置，且更具体来说在某些实施例中涉及非对称鳍状晶体管。
背景技术：
在许多类型的电子装置中，晶体管用于选择性地传导电流。晶体管通常包括源极、 漏极及栅极。栅极控制在源极与漏极之间流动的电流。晶体管的特征通常在于阈值栅极电压，低于所述阈值栅极电压，晶体管被视为处于关断状态中，而高于所述阈值栅极电压，晶体管被视为处于接通状态中。因此，为在晶体管关断时阻止电流的流动，晶体管的栅极电压保持低于阈值电压。然而，一些晶体管以相反方式起作用-在次阈值栅极电压下传导电流且在较高栅极电压下阻碍电流。当晶体管处于关断状态中时，仍可泄漏一些电流。晶体管内的电场可形成导电路径，电流经由所述导电路径逸出。通常，当晶体管关断时，栅极电压不同于漏极电压。此电压差可形成相对强的电场，因为栅极的一部分经常接近漏极的一部分安置。所得电场可致使电荷载子在栅极与晶体管形成于其上的衬底之间流动，此即称作“栅极诱导的漏极泄漏”(GIDL)的现象。
图1到25图解说明根据本发明实施例的用于形成晶体管阵列的工艺的实例；图沈到33图解说明根据本发明实施例的用于形成晶体管阵列的工艺的第二实例；及图34到45图解说明根据本发明实施例的用于形成晶体管阵列的工艺的第三实例。
具体实施例方式图1图解说明用于形成晶体管阵列的工艺的实施例中的第一步骤。所述工艺可以获得衬底110开始。衬底110可包括半导电材料，例如单晶硅或多晶硅、砷化镓、磷化铟或具有半导体性质的其它材料。或者或另外，衬底110可包括电子装置可构造于其上的非半导体主体，例如，例如塑料或陶瓷工作表面的主体。术语“衬底”涵盖各种制造阶段中的这些结构，包含未经处理的整个晶片、经部分处理的整个晶片、经完全处理的整个晶片、经切割晶片的一部分或经封装电子装置中的经切割晶片的一部分。衬底110可包括上部经掺杂区112及下部经掺杂区114。上部经掺杂区112的深度在衬底110的实质区域上可大体均勻，且可不同于下部经掺杂区114地对上部经掺杂区112 进行掺杂。举例来说，上部经掺杂区112可包含η+材料且下部经掺杂区114可包含ρ-材料，或反之亦然。接下来，可在衬底110上形成数个膜，如图2所图解说明。可在上部经掺杂区112上形成垫氧化物116。垫氧化物116可具有小于约300 A的厚度，例如，小于或等于约80 A 可适用。可借助各种技术形成垫氧化物116。举例来说，可通过将衬底110暴露于氧气来生长垫氧化物116(例如，在扩散炉中)，或可借助原子层沉积(ALD)、化学气相沉积(CVD)或其它工艺来沉积垫氧化物116。可借助(举例来说)CVD在垫氧化物116上形成终止主体 (例如，一层)118。终止主体118可包括氮化物(例如氮化硅)，且其可具有小于约300 A 的厚度，例如，约95 A可适用，但像本文中所描述的其它结构一样，终止主体118并不限于这些尺寸或材料。可在终止主体118上形成牺牲主体120。牺牲主体120可由多晶硅制成且其可具有在约500 A与约2000 A之间的厚度，例如，约1000 A可适用。可借助CVD或其它适当工艺形成牺牲主体120。可在牺牲主体120上形成下部遮蔽主体122。下部遮蔽主体 122可由氧化物制成且其可具有在约500 A与约2000 A之间的厚度，例如，约1000 A可适用。可借助CVD、旋涂电介质工艺或其它工艺形成下部遮蔽主体122。最终，可在下部遮蔽主体122上形成上部遮蔽主体124。上部遮蔽主体IM可由借助CVD或其它工艺形成的碳或其它材料制成，且其可具有在约1000 A与约3000 A之间的厚度，例如，约2000 A可适用。接下来，可形成列掩模126，如图3所图解说明。(术语“列”并非是指衬底110上除不同于随后引入的行延伸的方向的方向以外的任一特定水平方向。)列掩模1 可包含线图案，其界定具有宽度128的已遮蔽区及具有宽度130的已暴露区。宽度1 及130可彼此大体相等且各自大体等于被称作“F”的光刻分辨率限度(例如，光学光刻分辨率限度或最小特征大小)。列掩模126可具有大体等于2F的间距132 (例如，图案越过其重复的距离)。由列掩模126形成的线可大体笔直、彼此大体平行且可大体沿Y方向延伸。这些线在Y方向上可大体连续且大体均勻。在其它实施例中，由列掩模126形成的线可具有其它形状，例如，其可波动(例如，上下、左右或两者均有)，其可在Y方向上宽度不同，或其可由多个较短区段形成。在形成列掩模1 之后，可形成列硬掩模134，如图4所图解说明。可通过大体各向异性地蚀刻(例如，借助定向等离子蚀刻)上部遮蔽主体IM的安置于未被列掩模1 覆盖的区下方的部分及下部遮蔽主体122的安置于未被列掩模1 覆盖的区下方的部分而形成列硬掩模134。在一些实施例中，所述蚀刻可终止于牺牲主体120上或牺牲主体120中。接下来，可移除列掩模126，并可在列硬掩模134的侧壁上形成列间隔件136，如图 5所图解说明。列间隔件136可通过以下步骤形成沉积大体保形膜(例如，在垂直结构与水平结构两者上均具有大体均勻厚度的膜)，且然后各向异性地蚀刻所述膜以将其从水平表面移除，从而将抵靠大体垂直表面安置的材料留在衬底110上。列间隔件136可由氧化物制成，且其可具有小于IOOnm(例如，小于或等于约36nm)的宽度138。列间隔件136可使由列硬掩模134暴露的区变窄为小于或等于约F的宽度140，例如，等于或小于约3/4F、 1/2F 或 1/4F。接下来，如图6所图解说明，可形成列隔离沟槽142。可通过各向异性地蚀刻列间隔件136之间的已暴露区形成列隔离沟槽142。列隔离沟槽142可具有对应于(例如，大体等于或与其成比例)宽度140的宽度141。列隔离沟槽142可大体沿Y方向延伸且可彼此大体平行且大体笔直。列隔离沟槽142的横截面形状在Y方向上可大体均勻。在一些实施例中，列隔离沟槽142可具有在约500 A与约5000 A之间(例如，约2500 A)的深度144。在形成列隔离沟槽142之后，可用电介质146部分地或完全地填充列隔离沟槽142，如图7所图解说明。电介质146可由各种材料(例如氧化物)制成，且可用各种衬里膜(未显示)给电介质146加衬里，例如氧化物衬里及氮化物衬里。可包含所述衬里以增强特性或防止电介质146与下伏材料在下游处理期间的不期望的交互。应了解，可通过任何常规技术安置或生长所述衬里。可借助各种工艺(例如高密度等离子CVD工艺)形成电介质146。在一些实施例中，在形成电介质146之前，可向列隔离沟槽142的底部植入或扩散掺杂剂(未显示)，所述掺杂剂经选择以进一步电隔离列隔离沟槽142的相对侧上的结构。接下来，可平面化衬底110，如图8所图解说明。平面化衬底110可包括蚀刻衬底 110或借助化学机械平面化(CMP)对所述衬底进行抛光。平面化可包括移除上部遮蔽主体 124及下部遮蔽主体122两者，且平面化可终止于牺牲主体120上或牺牲主体120中。另外，可移除电介质146的上部部分。接下来，可部分地或完全地移除牺牲主体120，如图9所图解说明。移除牺牲主体 120可包括借助选择性地蚀刻牺牲主体120的蚀刻(即，借助对牺牲主体120具有选择性的蚀刻)来湿式蚀刻或干式蚀刻衬底110而不移除已暴露电介质146的实质部分。如果蚀刻移除材料而不移除实质量的暴露于衬底上的其它类型的材料，那么称所述蚀刻对所述材料“具有选择性”。在移除牺牲主体120之后，由电介质146形成的大体垂直突出部148可从衬底110延伸。接下来，可在电介质146的大体垂直突出部148的侧壁上形成第二列间隔件150， 如图10所图解说明。如同先前所描述的列间隔件136 —样，可通过以下步骤形成第二列间隔件150 在衬底110上沉积大体保形膜且各向异性地蚀刻所述膜直到将所述膜从水平表面大体移除为止，从而将垂直表面上的材料留在衬底110上。第二列间隔件150可由与电介质146相同的材料(例如，氧化物)制成，或其可由不同材料制成。第二列间隔件150可具有小于或等于IOOnm的宽度151，例如，小于或等于约36nm。间隔件150可界定邻近间隔件150之间的宽度154，宽度154小于或等于约1F、3/4F、1/2F或1/4F。在形成第二群组的列间隔件150之后，可形成装置内沟槽152，如图11所图解说明。可通过各向异性地蚀刻第二列间隔件150之间的已暴露区形成装置内沟槽152。装置内沟槽152可彼此大致平行且平行于列隔离沟槽142，且其可大体沿Y方向延伸。装置内沟槽152可具有不仅小于列隔离沟槽142的深度144(图6)且又大于上部经掺杂区112的深度的深度154。接下来，可形成电介质156，如图12所图解说明。电介质156可形成有产生覆盖层158的厚度，从而增加填充装置内沟槽152的可能性。举例来说，电介质156可具有小于约800 A的厚度，例如，小于或等于约400 A。电介质156可包括或主要由四乙酯原硅烷 (TEOS)(例如，由CVD TE0S)或其它适当电介质材料形成。在形成电介质156之后，可通过加热衬底110以从电介质156驱出挥发性化合物来使电介质156致密化。在形成电介质156之后，可平面化衬底110，如图13所图解说明。 可借助CMP、回蚀工艺(例如，通过沉积牺牲平面化材料，且然后蚀刻穿过所述牺牲平面化材料并蚀刻到下伏结构中)或其它适当工艺平面化衬底110。终止主体118(图2)可用作平面化终止件，从而阻止从上部经掺杂区112及垫氧化物116移除材料。在平面化之后，可移除来自终止主体118的保留在衬底110上的材料(例如，借助终止于垫氧化物116中或
6上部经掺杂区112中的湿式蚀刻)。接下来，可形成行掩模160，如图14所图解说明。行掩模160可大致垂直于列掩模126(图4)。可借助光致抗蚀剂来形成行掩模160或其可为硬掩模，举例来说，且可通过光学光刻或其它光刻工艺(例如，纳米压印光刻或电子束光刻)来图案化行掩模160。举例来说，可通过图案化形成于衬底110上的无定形碳的主体来形成行掩模160。所述无定形碳可形成有小于约3000 A的厚度(例如，小于或等于约2000 A的厚度)。行掩模160可界定具有宽度162的已遮蔽区及具有宽度164的已暴露区。已遮蔽宽度162可大于已暴露宽度 164，举例来说，大出多于约F、3/4F或1/2F。在一些实施例中，可借助次光学光刻工艺(例如，侧壁间隔件工艺、抗蚀剂回流工艺、湿式蚀刻底切工艺或其它线宽度薄化工艺)来形成行掩模160。行掩模160可界定具有间距166的线图案。在其它实施例中，所述图案可被其它结构中断。由行掩模160形成的线可大致笔直、彼此大致平行且可沿大约X方向水平延伸且沿大约Z方向垂直延伸。在其它实施例中，行掩模160的已遮蔽区可在宽度上变化，侧到侧波动或上下波动，或其可被分段。接下来，可形成浅行沟槽168，如图15所图解说明。浅行沟槽168相对于随后描述的深行沟槽(图17)为浅的。可借助以近似相同的速率蚀刻上部经掺杂区112、下部经掺杂区114、电介质146及电介质156的干式蚀刻形成浅行沟槽168。浅行沟槽168可具有深度 170，所述深度大于装置内沟槽152(图11)的深度且小于列隔离沟槽142(图11)的深度。 举例来说，深度170可小于约3000 A,例如，等于或小于约1400人。在形成浅行沟槽168之后，可形成另一行掩模172，如图16所图解说明。行掩模 172可为借助光学光刻或其它光刻技术形成的软掩模或硬掩模。行掩模172可界定已暴露宽度174及已遮蔽宽度176。宽度174及176可分别近似等于宽度164及162(图14)。行掩模172可部分地或大致完全地安置于浅行沟槽168 (图15)上方，从而延伸到浅行沟槽 168中且重叠浅行沟槽168(图15)。行掩模172可在X方向上大致平行于行掩模160(图 14)延伸且可具有大致均勻的宽度。在其它实施例中，行掩模172可侧到侧波动，上下波动， 在宽度上变化，或被分段。行掩模172可形成以间距178重复的图案，或所述图案可被其它结构中断。接下来，可形成深行沟槽180，如图17所图解说明。可借助以大体相同的速率蚀刻上部经掺杂区112、下部经掺杂区114、电介质146及电介质156的干式蚀刻形成深行沟槽180。深行掩模180可具有深度182，所述深度大于装置内沟槽152(图11)的深度、大于浅行沟槽168(图15)的深度170且小于列隔离沟槽142(图11)的深度。举例来说，深度 182可小于约4000 A例如，等于或小于约1800 A。在形成深行沟槽180之后，可移除行掩模172，从而留下图18所图解说明的结构。 可借助燃烧或其它适当工艺移除行掩模172。所得衬底110可包括浅行沟槽168中以使浅行沟槽168与深行沟槽180交替的图案定位于每一对深行沟槽180之间的一者。深行沟槽 180可比浅行沟槽168深大于或等于约100 A>400 A或800 A的深度184。浅行沟槽168及深行沟槽180可界定鳍状行186，所述鳍状行在Z方向上从衬底110大致垂直地升起且在X 方向上大致水平地延伸。可在行沟槽168及180中形成栅极电介质188，如图19所图解说明。可沉积、生长或以其它方式形成栅极电介质188，且栅极电介质188可大致或完全覆盖上部经掺杂区112
7及下部经掺杂区114的已暴露部分。栅极电介质188可包含各种电介质材料，例如氧化物 (例如，二氧化硅)、氧氮化物或像二氧化铪、二氧化锆及二氧化钛的高介电常数材料。栅极电介质188可具有小于约60 A的厚度，例如，等于或小于约40 A的厚度。接下来，可形成栅极材料190及保护材料192，如图20所图解说明。栅极材料190 可包括导电材料，例如经掺杂的多晶硅或一种或一种以上金属(例如，Ti、TiN或Ru)。保护材料192可包括形成于栅极材料190上的高纵横比工艺(HARP)氧化物。栅极材料190可小于约400 A厚(例如，小于或等于约250 A厚)，且保护材料192可小于200 A厚(例如， 等于或小于约150 A)。这些材料190及192可大体保形地形成于衬底110上。如图21所图解说明，可各向异性地蚀刻保护材料192以形成侧壁间隔件。可借助大体对保护材料192具有选择性的干式蚀刻来蚀刻保护材料192。在蚀刻之后，可暴露栅极材料190的安置于水平表面上的部分。举例来说，可暴露接近鳍状行186的顶部以及浅行沟槽168及深行沟槽180的底部两者安置的栅极材料190。在其它实施例中，接近深行沟槽 180的底部的保护材料192的一部分或大致全部保留在衬底110上。接下来，可蚀刻栅极材料190，如图22所图解说明。可干式蚀刻或湿式蚀刻栅极材料190的已暴露部分，例如，借助SCl蚀刻达小于约10分钟(例如，等于或小于约5分钟)。 可蚀刻栅极材料190直到安置于鳍状行186的任一侧上的栅极材料190被分离，从而在鳍状行186的侧上留下导电侧壁间隔件。可移除栅极材料190的接近浅行沟槽168及深行沟槽180的底部安置的部分，或可将所述部分留在衬底110上。为形成单独间隔件而蚀刻栅极材料190可形成每一鳍状行186的一个侧上的无源栅极194的前体及每一鳍状行186的另一侧上的有源栅极196。术语“有源”是指与经选择性地通电以接通晶体管的组件相关的结构，且术语“无源”是指与当晶体管接通及当晶体管关断两者时均以大体相同电压通电的组件相关的结构。无源栅极194的前体可形成于深行沟槽180中，且有源栅极196可形成于浅行沟槽168中。邻近鳍状行186及其相关联栅极 196及194可关于每一深行沟槽180大致反射对称，使得无源栅极194的前体安置于鳍状行 186的邻近侧上且有源栅极196安置于邻近鳍状行186的远侧上，或反之亦然。接下来，可在衬底110上形成行掩模198，如图23所图解说明。行掩模198可为借助光学光刻或其它光刻技术图案化的软掩模或硬掩模。行掩模198可与浅行沟槽168(图 22)大致对准且安置于其中且可重叠鳍状行186的顶部的一部分。行掩模198还可包括由未经显影的光致抗蚀剂形成的凹入部分200。举例来说，可借助正性光致抗蚀剂(即，当暴露于光时硬化的抗蚀剂)形成行掩模198，且深行沟槽180中的凹入部分200可不接收足够光来对行掩模198的所述部分进行显影，因为光并不穿透到深行沟槽180的底部。因此，所述光致抗蚀剂的一部分可保留在深行沟槽180的底部中。接下来，可使无源栅极194的前体凹入以形成无源栅极197，如图M所图解说明。 可借助对无源栅极197具有大体选择性的蚀刻使无源栅极197凹入。举例来说，可借助湿式蚀刻(例如上文所描述的SCl蚀刻)使无源栅极197凹入。可使无源栅极197凹入到上部经掺杂区112下面一距离202。距离202可大于或等于约50 A、100 A、300A或500 A。无源栅极197在凹入之后可重叠装置内沟槽152的一部分。在使无源栅极197凹入之后，可 (例如)借助燃烧或其它适当工艺移除行掩模198。图25图解说明借助上述工艺形成的晶体管204的实施例。晶体管204可包括具有较短侧208及较长侧210的非对称鳍206。多个非对称鳍206可为先前所描述的鳍状行 186(图18)中的每一者的一部分。非对称鳍206可包括由对应于装置内沟槽152(图11) 的凹槽216分离的一对支腿212及214。支腿212及214的远端部分可由上部经掺杂区112 形成，且支腿212及214的下部部分可由下部经掺杂区214形成。有源栅极196可接近非对称鳍206的较短侧208安置，从而重叠上部经掺杂区212及下部经掺杂区214两者，包括下部经掺杂区214的在支腿212与214之间的凹槽216下面延伸的一部分。无源栅极197 可接近非对称鳍206的较长侧210安置。无源栅极197可与凹槽216而不重叠上部经掺杂区 112。在操作中，晶体管204可控制在支腿212与214之间流动的电流。可根据有源栅极196的电压VeA控制所述电流。施加到有源栅极196的电压VeA的范围可分为两个类别 高于晶体管204的阈值电压的电压及低于所述阈值电压的电压。当VeA高于所述阈值电压时，从有源栅极196发出的电场可在下部经掺杂区212中建立导电沟道，所述导电沟道在支腿212与214之间延伸。在其它实施例中，晶体管204可响应于小于所述阈值电压的VeA而接通。所得导电沟道沿一个支腿212或214大体垂直向下延伸、在凹槽216下方大体水平延伸且然后沿另一支腿212或214大体垂直向上延伸返回。施加到支腿212及214的电压 Vs与电压Vd的差可驱动电流通过所述沟道，且所述电流可沿任一方向流动，此取决于Vs及 Vd的相对值。所述沟道可安置于较短侧208而非接近无源栅极197定位的较长侧210上。无源栅极197可调整晶体管204的阈值电压。举例来说，在当有源栅极196升高到高于阈值电压时接通的晶体管中，无源栅极197可处于低于所述阈值电压的电压，例如， 小于下部经掺杂区214的电压的电压。从无源栅极197发出的电场可降低关于有源栅极 196的阈值电压，据信此使GIDL减少。举例来说，当晶体管204关断时，所述无源栅极可在约-3V与约OV之间，且所述有源栅极可在约OV与约IOOmV之间。、与乂。之间的电压差可为约2. 5V或更小。当晶体管接通时(例如，当从耦合到支腿212或214的存储器装置读取或向耦合到支腿212或214的存储器装置写入时)，无源栅极197的电压可保持静态。大致所有无源栅极197(图的电压可连接到在晶体管204的操作期间保持大体恒定的共用电压源。在其它实施例中，晶体管204可响应于VeA降低到低于阈值电压而接通。在这些实施例中，Vep可为正，借此当晶体管204关断时使阈值电压升高且使GIDL减少。图沈到33图解说明用于形成晶体管阵列的工艺的另一实施例。如图沈所图解说明，所述工艺可包括获得(例如，制造或向制造厂订购来制造)借助上文参照图1到13 所描述的步骤形成的衬底218。在获得衬底218之后，所述工艺可包括在衬底218上形成行掩模220，如图沈所图解说明。行掩模220可为借助光学光刻或其它光刻技术形成的硬掩模或软掩模。举例来说，行掩模220可为借助次光学光刻技术(例如侧壁间隔件工艺、抗蚀剂回流工艺或湿式蚀刻底切工艺)形成的掩模。行掩模220可包括具有宽度222的已遮蔽区及具有宽度224的已暴露区。已遮蔽宽度222可约等于或小于F、1/2F或3/4F。所述已遮蔽区及已暴露区可以周期2 重复，或所述图案可被其它结构中断。行掩模220可大致沿X方向、大致垂直于电介质146延伸。行掩模220可大致笔直，具有大致均勻的宽度222及224，且大体平行。 在其它实施例中，行掩模220可侧到侧波动，可上下波动，可在宽度222及2 上变化，或可被分段。 接下来，如图27所图解说明，可形成行沟槽228。可借助以大致类似的速率蚀刻已暴露材料的湿式蚀刻或干式蚀刻形成行沟槽228。行沟槽228的深度可比装置内沟槽152 深，且不像列隔离沟槽142 —样深。所述蚀刻可形成鳍状行230，鳍状行230大致在X方向上延伸且大致在Y方向上从衬底218升起。 在形成行沟槽2 之后，可形成栅极电介质232，如图观所图解说明。可借助各种工艺及材料(例如上文参照图19所描述的那些工艺及材料)形成栅极电介质232。接下来，可在衬底218上形成栅极材料234及保护材料236，如图四所图解说明， 且可形成无源栅极238及有源栅极M0，如图30所图解说明。可借助类似于上文参照图20 到22所描述的材料及工艺的材料及工艺形成这些材料234与236及结构238与M0。在形成有源栅极238及无源栅极240之后，可在衬底218上形成有源栅极掩模 M2，如图31所图解说明。有源栅极掩模242可为借助光学光刻或其它光刻技术形成的软掩模或硬掩模。有源栅极掩模242可覆盖有源栅极238的一部分或大致全部，同时使无源栅极240的一部分或大致全部被暴露。接下来，可使无源栅极240凹入，如图32所图解说明。可借助干式蚀刻或湿式蚀刻使无源栅极240凹入。可使无源栅极240的顶部凹入到上部经掺杂区112下面，或可使无源栅极240凹入到有源栅极238的顶部下面且随后处理(例如，清洁步骤)可进一步使无源栅极MO凹入到上部经掺杂区112下面。最终，可移除有源栅极掩模M2，如图33所图解说明。可通过燃烧或其它工艺移除有源栅极掩模M2。在移除有源栅极掩模242之后，衬底218可包括类似于上文针对图M及25所描述的晶体管204的多个晶体管M4。晶体管图3 及晶体管204(图24)可具有差别。举例来说，在此实施例中，鳍状行230中的每一者可沿大体相同方向定向，其中有源栅极238面向邻近鳍状行230上的无源栅极MO，而先前实施例可包括沿不同交替方向定向的鳍状行186(图23)。在操作中，如同先前所描述的晶体管204(图2 —样，无源栅极240可调整晶体管M4的阈值电压，且有源栅极238可控制通过晶体管244的电流。可调整所述阈值电压以使GIDL减少。图34到45图解说明用于形成晶体管阵列的工艺的另一实例。如图34所图解说明，所述工艺可包括获得衬底M6，像上文借助图1到13所图解说明的步骤所生产的衬底。在获得衬底246之后，所述工艺可包括形成牺牲主体248，如图34所描绘。牺牲主体248可包括具有在约550 A与约2450 A之间的组合厚度的一个或多个膜，例如，牺牲主体248可为具有约1500 A的厚度的氧化物膜。在其它实施例中，根据本技术的包括牺牲主体对8的各种实施例，其它材料(例如氮化物膜)或其它厚度的材料可用作牺牲主体M8。接下来，可形成行掩模250，如图35所图解说明。行掩模250可为借助光学光刻或其它光刻技术形成的硬掩模或软掩模。举例来说，行掩模250可为借助次光学光刻技术 (例如上文所描述的那些技术中的一者或多者)形成的掩模。行掩模250可包括具有宽度 252的已遮蔽区及具有宽度254的已暴露区。已遮蔽宽度252可约等于或小于F、1/2F或 3/4F。所述已遮蔽区及已暴露区可以周期256重复，或所述图案化可被其它结构中断。行掩模250可大致在X方向上、大致垂直于电介质146(图8)延伸。行掩模250可大致笔直， 具有大致均勻的宽度252及254，且大体平行。在其它实施例中，行掩模250可侧到侧波动， 可上下波动，可在宽度252及2M上变化，或可被分段。接下来，可形成无源栅极沟槽258，如图36所描绘。举例来说，可借助各向异性干式蚀刻从衬底246蚀刻无源栅极沟槽258。在垂直于X方向的横截面中，无源栅极沟槽258 可为大体矩形或梯形。或者，无源壁沟槽可具有带有某一其它形状的横截面。在一个实施例中，无源栅极沟槽258可比装置内沟槽152深且比列隔离沟槽142(图11)浅。无源栅极沟槽258的侧壁形成无源壁沈0，所述无源壁可各自形成随后形成的鳍的第一壁或侧。在形成无源栅极沟槽258之后，可形成无源栅极电介质沈2，如图37所图解说明。 可借助各种工艺及电介质材料(例如上文参照图19所描述的那些工艺及电介质材料)形成无源栅极电介质262。接下来，可构造无源栅极沈4，如图38所描绘。无源栅极264可至少部分地或大致完全地安置于无源栅极沟槽258中。举例来说，无源栅极264可包括导电材料，例如ρ-加上经掺杂多晶硅、导电金属或或其它适当功函数材料。可沉积所述导电材料且然后对其进行回蚀，借此使所述导电材料凹入到衬底246及牺牲主体248的表面下面。可使无源栅极 264凹入到上部经掺杂区112下面，以使得无源栅极264与下部经掺杂区114而不重叠上部经掺杂区112。举例来说，可使无源栅极洸4凹入到上部经掺杂区112下面一距离洸6，所述距离大于或等于约100 A,200 A或500 A。接下来，可在无源栅极264上面形成保护插塞沈8，如图39所描绘。保护插塞268 可包括氮化硅或其它适当材料。可沉积保护插塞268并对其进行回蚀或回抛光直到其与牺牲主体248的表面大体在同一平面内或凹入到牺牲主体248的表面下面。保护插塞268可充当用于在保护插塞沈8的任一侧上形成自对准的鳍的参考结构。在形成保护插塞268之后，可移除牺牲主体M8，如图40所图解说明。可借助对牺牲主体248具有选择性的湿式蚀刻或干式蚀刻移除牺牲主体M8。在此阶段处，保护插塞 268可在衬底M6的表面上面突出。随后，可形成鳍掩模间隔件270，如图41所描绘。鳍掩模间隔件270可包括具有经选择以大体确定随后形成的鳍的宽度的厚度的氧化物或其它适当材料。为使鳍掩模间隔件270成形，其组件材料或若干组件材料可保形地沉积于保护插塞268上方且借助(举例来说)各向异性蚀刻对其进行间隔件回蚀。在所述间隔件回蚀之后，鳍掩模间隔件270的宽度可大体确定鳍宽度。接下来，使用鳍掩模间隔件270作为自对准的硬掩模，可各向异性地蚀刻或以其它方式形成有源栅极沟槽272，如图42所描绘。有源栅极沟槽272可不与无源栅极沟槽 258 (图36)同时形成，例如，在无源栅极沟槽258之后形成，且在一些实施例中，在无源栅极 250之后形成。有源栅极沟槽272可沿X方向延伸、大致平行于无源栅极沟槽258 (现至少部分地填充有用以形成无源栅极264的导电材料)且插入于其之间地延伸。有源栅极沟槽272的侧壁可形成鳍274的有源壁278。有源栅极沟槽272可比无源栅极沟槽258 (图36)深、与无源栅极沟槽258 —样深或不如无源栅极沟槽258深。鳍掩模间隔件270可促进具有鳍宽度276的鳍274的形成，鳍宽度276小于用于
11图案化衬底246上的其它特征的设备的分辨率限度。举例来说，鳍宽度276可小于193纳米光刻工艺或157纳米光刻工艺的分辨率限度，所述两种工艺中的任一者可包括浸润式光刻步骤或双重图案化。举例来说，鳍宽度276可小于900 A、800 A>700 A、600 A、500 A、 400 A >350 A >300 A >250 A >200 A J 50 A 或100 A。在制造期间，无源栅极264可以机械方式支撑鳍274。举例来说，在一些实施例中， 在移动及/或浸润于液体中期间，鳍274内的应力可由于无源栅极264限制鳍274的移动而为有限的。因此，在一些实施例中，可制造极薄、高纵横比的鳍274。举例来说，鳍274的纵横比(即，鳍高度280与鳍宽度276的比率)可大于20 1、15 UlO 1、9 1、8 1、 7 1、6 1、5 1、4 1或3 1。然而，应注意，本技术不限于具有无源栅极的实施例、 其中鳍274被支撑的实施例或具有薄、高纵横比的鳍的实施例。此外，由于可在保护插塞沈8的侧上形成鳍掩模间隔件270，因此鳍掩模间隔件 270可与无源栅极沈4自对准。在其它实施例中，可根据本技术的实施例采用其它自对准、 次光学光刻、直接图案化或直接对准技术。鳍274可具有沿其在y方向上的长度的至少实质部分延伸(例如，通过一个、两个、五个或更多晶体管长度)的大体均勻横截面，例如大体矩形横截面、大体梯形横截面或其它横截面形状。当然，在一些实施例中，所述鳍横截面可沿鳍在y方向上的长度而变化。 举例来说，鳍宽度276可变化或鳍高度280可变化。鳍宽度276可在Z方向上大体均勻，或鳍宽度276可沿鳍高度280变窄或扩展。在一些实施例中，有源壁262及无源壁沈0(图 38)可在Z方向上沿鳍高度280朝向或远离彼此大体倾斜或弯曲(即，鳍宽度276可逐渐变小)。接下来，可在有源沟槽260中形成有源栅极电介质观2，如图43所描绘。可借助各种工艺及电介质材料(例如上文参照图19所描述的那些工艺及电介质材料)形成有源栅极电介质观2。在形成有源栅极电介质282之后，可形成有源栅极284，如图44所图解说明。可通过以下步骤形成有源栅极观4 毯覆沉积导电材料(例如，氮化钛、经掺杂的多晶硅或其它导电材料)并对所述材料进行间隔件蚀刻以形成有源栅极观4。所述有源栅极可紧挨有源壁278(图42)安置且可在X方向上大致平行于鳍274(图42)延伸。在其它实施例中，可借助上文参照图20到22所描述的步骤形成有源栅极观4。接下来，可移除保护插塞268及鳍掩模间隔件270 (图41)以暴露晶体管286阵列， 如图45所图解说明。可借助对这些材料具有选择性的蚀刻、借助CMP或借助其它工艺移除保护插塞268及鳍掩模间隔件270。两个晶体管286安置于无源栅极沈4的每一侧上，且无源栅极264在晶体管286行之间延伸。可以类似于上文针对图25所描述的晶体管204 的方式操作晶体管观6。通过晶体管观6的电流由有源栅极观4的断面部分所显示的箭头 288图解说明。类似地，可加偏压于无源栅极沈4以调整晶体管观6的阈值电压且使GIDL 减少，如上文所描述。在一些实施例中，晶体管观6(或先前所描述的晶体管204或M4)可用于存取电容器、浮动栅极或其它易失性或非易失性存储器组件。举例来说，数字线可连接到晶体管 286的一个支腿，且电容器可连接到另一支腿，或反之亦然。在此实施例中，有源栅极观4 可用作字线。在操作中，此实施例可通过接通晶体管286存取存储器组件。举例来说，有源栅极284可连接到电压源且所述数字线耦合到感测放大器，或反之亦然。或者，晶体管286 可用于某一其它类型的电子装置中。举例来说，晶体管286可用于微处理器、数字信号处理器、可编程存储器装置或专用集成电路(仅举几例)中。 尽管易于对本发明作出各种修改及替代形式，但具体实施例已以实例方式显示于所述图式中且已详细地描述于本文中。然而，应理解，并不打算将本发明限定于所揭示的特定形式。相反，本发明将涵盖归属于以上所附权利要求书所界定的本发明精神及范围内的所有修改、等效内容及替代方案。
权利要求
1.一种装置，其包含 晶体管，其包含 源极；漏极；沟道区，其在所述源极与所述漏极之间延伸； 栅极，其接近所述沟道区安置；及导电部件，其在所述沟道区对面与所述栅极相对地安置，其中所述导电部件不重叠所述源极、所述漏极或所述源极与所述漏极两者。
2.根据权利要求1所述的装置，其中所述导电部件不重叠所述源极或所述漏极。
3.根据权利要求1所述的装置，其中所述源极及所述漏极大体安置在所述沟道上面。
4.根据权利要求3所述的装置，其中所述导电部件在所述源极与所述漏极下面留有空间。
5.根据权利要求1所述的装置，其中所述导电部件通过电介质与所述沟道隔离。
6.根据权利要求1所述的装置，其中所述晶体管包含 从衬底大体垂直升起的第一支腿；及从所述衬底大体垂直升起的第二支腿。
7.根据权利要求6所述的装置，其中所述源极接近所述第一支腿的远端部分安置且所述漏极接近所述第二支腿的远端部分安置。
8.根据权利要求1所述的装置，其中所述导电部件及所述栅极由晶体管行共享。
9.根据权利要求8所述的装置，其中所述导电部件耦合到由其它晶体管行共享的其它导电部件。
10.根据权利要求8所述的装置，其中所述栅极不耦合到由其它晶体管行共享的栅极。
11.一种方法，其包含在半导电材料中形成上部经掺杂区；由所述半导电材料形成部件，其中所述部件从衬底大体垂直升起； 接近所述部件形成有源栅极；及接近所述部件形成无源栅极，其中所述无源栅极安置在所述上部经掺杂区下面。
12.根据权利要求11所述的方法，其中形成所述部件包含形成鳍。
13.根据权利要求12所述的方法，其中形成所述鳍包含形成一对支腿。
14.根据权利要求11所述的方法，其中由在此相同步骤或若干相同步骤期间沉积的相同材料或若干相同材料形成所述有源栅极及所述无源栅极。
15.根据权利要求11所述的方法，其中形成所述部件包含 在所述部件的一侧上形成第一沟槽；在所述第一沟槽上方形成第一掩模；及在所述部件的相对侧上形成第二沟槽，其中所述第二沟槽比所述第一沟槽深。
16.根据权利要求15所述的方法，其中形成所述无源栅极包含 在所述有源栅极及所述第一沟槽上方形成第二掩模；及使所述无源栅极凹入到所述上部经掺杂区下面。
17.根据权利要求16所述的方法，其中在使所述无源栅极凹入时接近所述第二沟槽的底部安置所述第二掩模的一部分。
18.根据权利要求11所述的方法，其中形成所述无源栅极包含 形成覆盖所述有源栅极的掩模；及蚀刻所述无源栅极。
19.根据权利要求11所述的方法，其中在所述部件的第二侧之前形成所述部件的第一侧。
20.根据权利要求19所述的方法，其中在形成所述部件的所述第二侧之前接近所述部件的所述第一侧形成所述无源栅极。
21.根据权利要求19所述的方法，其中在所述有源栅极之前形成所述无源栅极。
22.一种装置，其包含 晶体管阵列，所述阵列包含 多个晶体管行，每一行包含 多个鳍，其具有经掺杂远端部分；第一栅极，其沿所述多个鳍的第一侧延伸；及第二栅极，其沿所述多个鳍的第二侧延伸，其中所述第二栅极不重叠所述经掺杂远端部分。
23.根据权利要求22所述的装置，其中所述多个鳍中的每一鳍包含两个支腿。
24.根据权利要求22所述的装置，其中所述第一栅极不重叠所述经掺杂远端部分。
25.根据权利要求22所述的装置，其中所述多个晶体管行中的所述晶体管行与邻近晶体管行反射对称。
26.根据权利要求22所述的装置，其中所述多个晶体管行中的所述晶体管行与邻近晶体管行旋转对称。
27.根据权利要求22所述的装置，其中所述第二栅极在所述多个晶体管行之中的邻近晶体管行之间延伸。
28.一种方法，其包含通过将接通电压施加到晶体管的栅极来接通所述晶体管； 通过将关断电压施加到所述栅极来关断所述晶体管；及通过将泄漏减少电压施加到接近所述晶体管安置的导电部件来使所述晶体管的阈值电压移位成较靠近所述接通电压，其中所述泄漏减少电压不在所述晶体管的源极与漏极之间形成导电沟道。
29.根据权利要求观所述的方法，其中当接通所述晶体管时及当关断所述晶体管时将所述泄漏减少电压施加到所述导电部件。
30.根据权利要求观所述的方法，其中保持所述泄漏减少电压在操作期间大体恒定。
31.根据权利要求观所述的方法，其中所述接通电压高于所述关断电压。
32.根据权利要求31所述的方法，其中所述泄漏减少电压小于所述关断电压。
33.根据权利要求观所述的方法，其中所述关断电压高于所述接通电压。
34.根据权利要求33所述的方法，其中所述泄漏减少电压大于所述关断电压。
全文摘要
本发明揭示一种具有晶体管(204、244、286)的装置，所述晶体管包括源极、漏极、在所述源极与所述漏极之间延伸的沟道区、接近所述沟道区安置的栅极(196、238、284)及在所述沟道区对面与所述栅极(196、238、284)相对地安置的导电部件(197、240、264)。所述导电部件(197、240、264)可不重叠所述源极、所述漏极或所述源极与所述漏极两者。
文档编号H01L29/78GK102160158SQ200980136187
公开日2011年8月17日 申请日期2009年8月21日 优先权日2008年9月15日
发明者沃纳·云林 申请人:美光科技公司