专利名称：改进的沟槽终端结构的制作方法
技术领域：
本发明涉及一种用于在半导体基片中形成电子部件的工艺。更具体地，本发明涉及形成用于沟槽型电力设备的改进终端结构从而降低电荷耦合和电磁场聚集以减少反偏压泄漏电流。
背景技术：
根据制备的半导体基片，MOS设备包括比如Schottky 二极管、IGBT或DMOS之类的设备。通过参考整体地包括于此的美国 专利No. 56，309，929描述了一种较早的尝试，就是将沟槽MOS设备设计为具有最小化反偏压泄漏电流的终端区域。这个参考文献使得能在反偏压情况下稳定电势曲线，但是仍然显示了大约8. 2%的泄漏电流。这个设计的计算机模拟显示，该设备中的最大电磁场聚集于沟槽终端结构的间隔件下面。电荷耦合和场聚集认为是这个引起显著反偏压泄漏电流的最大电磁场的主要原因。因此，已经意识到，现有技术需要一种用于沟槽MOS设备的改进终端结构，其将进一步减少电荷耦合、电磁场聚集以及反偏压泄漏电流。因此，一个主要目标是提供一种进一步减少电磁场聚集的沟槽MOS终端结构。另一个目标是提供一种减少电荷耦合的沟槽MOS终端结构。另一个目标是提供一种减少反偏压泄漏电流的沟槽MOS终端结构。
发明内容
根据一个方面，提供了一种沟槽MOS设备。该设备包括基部半导体基片、在基部半导体基片上生长的外延层、外延层中的第一沟槽、以及在外延层中的包括第二沟槽和第三沟槽的台阶沟槽。在第一沟槽和台阶沟槽之间具有台面。在第二沟槽的侧壁上具有间隔件，其中第三沟槽具有低于间隔件的深度。介电层沿着第二沟槽和第三沟槽的侧壁和底壁延伸。还具有在第一沟槽上面、台阶沟槽的侧壁以及台阶沟槽的底部的一部分上面延伸的金属层。根据另一个方面，提供了一种沟槽MOS设备和终端结构。该设备包括N+型基部基片层、N型外延层以及外延层中的第一沟槽，其中第一沟槽的内表面由绝缘层覆盖并且由第一传导层填充。还具有包括第二和第三沟槽的台阶终端沟槽，其中第一台阶局部地填充有包括第一传导性材料的间隔件。还具有覆盖间隔件的至少一部分以及第三沟槽的侧壁和底表面的介电层，以及覆盖填充的第一沟槽、间隔件的一部分以及介电层的一部分的第二传导层。根据另一个方面，提供了一种制造沟槽MOS设备的方法，其包括在第二沟槽的间隔件之间蚀刻第三沟槽，以形成包括第二沟槽和第三沟槽的台阶沟槽并且从而提供台阶沟槽MOS设备。根据另一个方面，提供了一种同时地制造MOS设备和终端结构的方法。该方法包括提供具有第一层和第二层的半导体基片，其中第二层外延地形成于第一层上，第一层掺杂至较高传导性杂质级别并且第二层掺杂至低传导性杂质级别；将第二层覆盖于硬掩膜层
中；通过化学蒸发沉积在硬掩膜层上形成氧化物，其中氧化物是在200()^和ΙΟΟΟΟ/ 之
间；在第一沟槽由台面与第二沟槽分开处蚀刻第一沟槽和第二沟槽，并且其中第二沟槽从有源区的边界伸展至半导体基片的端部；移除氧化物；在第一沟槽和第二沟槽的侧壁和底
部上通过高温氧化工艺生长厚度在150」至3000 J之间的栅氧化层。该方法还包括在栅
氧化层上通过CVD沉积第一传导层，其将第一沟槽和第二沟槽填充至高于台面的水平。该方法还包括各向异性地蚀刻第一传导层的在台面表面上方的部分并且从第二沟槽的中心区段在第二沟槽的侧壁和底部的一部分上留下 第一传导层的间隔件；蚀刻第二沟槽的间隔件之间的第三沟槽；在间隔件的一部分以及第三沟槽的侧壁和底部上面沉积介电层；以及在介电层的至少一部分上通过喷溅工艺沉积第二传导层。
图I和2是现有技术设备的横截图；图3是本发明的实施例的横截图。
具体实施例方式本发明提供了另外的沟槽蚀刻以减少由电场聚集引起的电荷耦合以及终端间隔件附近的电场的强度。以下公开的实施例不涉及另外的掩模层，但是能减少高达多于如模拟中所示的替代结构大约30%的反偏压泄漏电流。终端区域包括沟槽内的沟槽以形成从有源区(activeregion)边界伸展至半导体基板端部的阶梯沟槽。这个阶梯沟槽结构能减少电荷耦合和电磁场聚集并且显著地减少所产生的反偏压泄漏电流。图I提供了与美国专利No.6，309，929中所示的设备类似的沟槽MOS设备的横截面。沟槽MOS设备10具有基部半导体基片12，其掺杂至高传导性杂质级别，例如η+。外延层14掺杂至第二传导性杂质级别，例如，η，其在基部半导体基片12上生长。示出了第一沟槽36。在这个示例中，第一沟槽36具有绝缘层32 (例如，栅氧化层)以及传导层30 (例如，多晶硅、非晶硅...)。第一沟槽36由台面(mesa)34与第二沟槽16隔开。间隔件22示出为形成于第二沟槽16的侧壁26、28上。介电层20，比如包括TEOS的介电层，示出为处于第二沟槽16的底部并且在第二沟槽16的侧壁28上面向上延伸。金属层18在第一沟槽36上面延伸，并且在第二沟槽36的侧壁26上面延伸并且超过侧壁26。图2示出如图I所示的相同现有技术设备,重点在终端上。图I和2中所示的设备将显示一定的泄露控制问题。在操作中，图I和2的设备将在位于沟槽的第一侧壁26处的间隔件22下面的区域中形成高电场。另外，图I和2的设备将在金属层18的终止于第二沟槽16内的端部处形成高电场。图3示出本实施例的终端。在图3中，终端处的几何结构提供了由第二沟槽16和较深沟槽40形成的台阶沟槽。较深沟槽40具有超过第二沟槽16的深度42。沟槽40的底部延伸超过第一沟槽36和间隔件22的深度。所得到的结构具有改进的泄露控制。尤其，在图3的实施例中，高电场仅出现在间隔件22的侧壁26附近并且在间隔件22的底部和金属层18的端部处都具有相对较低的电场。由于碰撞电离与电场强度成正比，较少的电场聚集产生较低的泄露。本实施例预期，另外的沟槽深度可基于处理能力以及泄露控制的目标而改变。为了模拟的目的，对于深度42，使用了另外的2微米。将本实施例的模拟与比如图I中所示的设 计在相同条件下的比较显示了泄露控制的显著改进。例如，具有O. 6微米的TEOS层，现有技术的终端在400k的环境温度下在反100V情况下具有2. 27Ε_8Α/μ m2(参见表I =Test Case-Fox O. 6)的泄露。在相同条件下，图3中所示实施例的终端仅具有I. 57E-8A/ μ m2的泄露级别(参见表I :TestCase-New TerFox O. 6)，其仅为原始未变型沟槽终端的69%。因而，本实施例相比替代结构而言能减少多达30%的反偏压泄露电流。表I总结了对于比如图I (Fox O. X)中所示的设计以及图3中所示的实施例(NewTer Fox O. x)在不同反电压情况下且具有三个不同TEOS层厚度(在此情况下，O. 4、0. 6以及O. 8微米)情况下的泄露的不同模拟结果。表I还包括对于“有源单元(Active Cell)”结构(比如美国专利No. 6，309，929中公开的类型)的模拟结果。表I
IR S IOV IR & 20V IR ^ 50V| IR 妊 90V | IR @ 100V瀏试例(A/unc^ CA/um (A/um-) (A/ura- (A/uma.)
有源单元 1.66E-09 2.25E-09 3.341-09—— .ΟΟΕ-09^ ^SJ2E-09 .....Fox""0,4.....................................................................................^ ^3.44E-09 6.77E09 1.37E-08 2.21E-08^ ^2. ΓΟΕ-08^
Fox 0.63.32K-09 6.19K-09 1.25K-08 1.99K-0S 2.27K-08------
Fos 0,82.88E-09 0.45E-09 1.141-08 Ι.8Γ1Ε-Ο8 2.13E-08
New Ter Fox 0.4 2.06K-09 3.20K-09 8.37K-O0 1.- 6Κ-081.6BE-08
,.瓦〒+...........[+涵品...........[.+而涵+...........:于 .而..........................i:涵涵............. .涵..............
New Ter Fox 0.8 1.99E-09 3.05E-09 7.30E-09 1.35E-081.54E-08^ ^ewlVrl Cix.....1:0...........1381 —3Λ2Κ-096Λ5Κ-09..........................θΤ 8............lTi0K-08..............因而，本实施例通过为沟槽MOS设备提供改进的终端结构而在沟槽设备中提供了优点，这将进一步降低电荷耦合、电磁场聚集、以及反偏压泄露电流。还提供一种制造沟槽设备的方法。根据这种制造方法，沟槽终端在没有另外的掩膜情况下蚀刻。自对准沟槽终端提供有另外的沟槽蚀刻以减少由电场聚集弓I起的电荷耦合以及终端间隔件附近的电场的强度。为了进行另外的沟槽蚀刻以形成新的终端，外延层(外延晶片)在制造之前加盖有另一个硬掩膜层(比如氮化物)。应用常规的沟槽蚀刻工艺直到多晶硅的第二蚀刻结束。由于两个台面表面都仍然由氮化物加盖并且沟槽已经密封(比如通过多晶硅)，仅有的开口区域是在底部覆盖有栅氧化层的终端沟槽。通过选择性地蚀刻以干式蚀刻，多晶硅和氮化物都将变成硬掩膜，用于移除氧化物和硅蚀刻。本实施例提供了很多优点。例如，在形成另外的沟槽时不需要额外的光学处理(photo processes)。终端在终端底部处提供了减少的电场聚集。终端提供了减少泄露。另夕卜，该设计允许更高的设备应用温度。具有改进终端结构的沟槽MOS设备通过将基部半导体基片12掺杂至高传导性杂质级别(例如η+)来制造。掺杂至第二传导性杂质级别(例如η)的外延层14在基部基片12上生长。外延层14由硬掩膜层(比如氮化物)加盖。氧化层在硬掩膜层上通过化学蒸发沉
积(CVD)工艺形成为大约2000 ,4至I OOOO j。光致抗蚀剂覆盖于氧化层上以限定第一沟槽和第二沟槽。第一沟槽的宽度是大约O. 2-2. O μ m。第二沟槽由台面与第一沟槽分开并且从有源区边界的端部到达至半导体基片的端部。移除氧化层，并且然后 利用高温氧化处理在第一沟槽和第二沟槽的侧壁、底部以及
台面的表面上形成厚度在大约150』至3000 ^之间的栅氧化层。替代地，栅氧化层能通过
高温沉积形成以形成高温氧化(HTO)层。在栅氧化层的沉积之后，第一传导层在栅氧化层上通过CVD形成并且将第一沟槽和第二沟槽填充至高于台面的高度。第一传导层由于CVD工艺的效果也在半导体基片的后侧上形成。第一传导层可选自包括金属、多晶硅以及非晶娃的组。第一传导层的深度优选地是O. 5-3. O μ m。使用台面上的栅氧化层作为蚀刻终止层，实施各向异性蚀刻(anistrophicetching)以移除台面表面上方的过剩第一传导层。大致第二沟槽的深度的宽度的间隔件形成于第二沟槽的侧壁上。在这一点，台面的表面仍然由硬掩膜层加盖，并且第一沟槽以及第
二沟槽的侧壁由第一传导层覆盖。第二沟槽在覆盖侧壁的间隔件之间的部分暴露，这个部分由干式蚀刻器选择性地蚀刻以在第二沟槽内在覆盖侧壁的间隔件之间形成第三沟槽以产生台阶沟槽结构。LPTEOS, PETEOS、03-TE0S的TEOS介电层或HTO层在间隔件的一部分以及第三沟槽的侧壁和底部上面形成。光致抗蚀剂图案覆盖于介电层上以限定触点。干式蚀刻暴露台面表面以及第一沟槽的第一传导层。剥离光致抗蚀剂图案并且移除由于热氧化或CVD而在基片的后侧(与外延层相对)上生长的层。喷溅工艺沉积第二传导层以形成触点区域并且形成阴极。最后，光致抗蚀剂图案形成于第二传导层上以限定阳极。在优选实施例中，阳极形成为从有源区延伸至第二沟槽并且远离有源区至少2. Oym以使得损耗区域的弯曲区域远离有源区。本实施例是用于制造沟槽MOS设备的沟槽终端结构的装置和方法，其减少反偏压泄露电流并且不需要另外的掩膜层。虽然彻底地进行了具体公开，但是这里公开的实施例包含众多变化和替代。例如，与沟槽设备相关的使用材料、尺寸、形状和几何形状，以及其他变化。
权利要求
1.一种沟槽MOS设备，其包括 基部半导体基片； 在基部半导体基片上生长的外延层； 外延层中的第一沟槽； 在外延层中的包括第二沟槽和第三沟槽的台阶沟槽； 在第一沟槽和台阶沟槽之间的台面； 第二沟槽的侧壁上的间隔件，其中第三沟槽具有低于间隔件的深度； 沿着第二沟槽和第三沟槽的侧壁和底壁延伸的介电层；以及 在第一沟槽上方、台阶沟槽的侧壁以及台阶沟槽的底部的一部分上方延伸的金属层。
2.根据权利要求I的沟槽MOS设备，其中第三沟槽在第二沟槽下面向下延伸大约2微米。
3.根据权利要求2的沟槽MOS设备，其中基部半导体基片是N+型基部基片。
4.根据权利要求3的沟槽MOS设备，其中外延层是N型外延层。
5.一种沟槽MOS设备和终端结构，其包括 N+型基部基片层； N型外延层； 外延层中的第一沟槽，其中第一沟槽的内表面覆盖有绝缘层并且填充有第一传导层；由第二和第三沟槽构成的台阶终端沟槽，其中第一台阶局部地填充有由第一传导性材料构成的间隔件； 介电层，其覆盖间隔件的至少一部分、以及第三沟槽的侧壁和底表面；以及 第二传导层，其覆盖填充的第一沟槽、间隔件的一部分、以及介电层的一部分。
6.根据权利要求5的沟槽MOS设备，其中第二沟槽向下延伸至大约间隔件的深度并且其中第三沟槽基本上从间隔件向下延伸从而减少间隔件下面的电场。
7.根据权利要求5的沟槽MOS设备，其中第三沟槽在第二沟槽下面向下延伸大约2微米。
8.根据权利要求5的沟槽MOS设备，还包括覆盖第二传导层的至少一部分的阳极层。
9.一种制造沟槽MOS设备的方法，其包括在第二沟槽的间隔件之间蚀刻第三沟槽，以形成包括第二沟槽和第三沟槽的台阶沟槽并且从而提供台阶沟槽MOS设备。
10.一种同时地制造MOS设备和终端结构的方法，其包括 提供具有第一层和第二层的半导体基片，其中第二层外延地形成于第一层上，第一层掺杂至较高传导性杂质级别并且第二层掺杂至低传导性杂质级别； 将第二层覆盖于硬掩膜层中； 通过化学蒸发沉积在硬掩膜层上形成氧化物，其中氧化物是在2000』和IOOOOd之间； 蚀刻第一沟槽和第二沟槽，第一沟槽通过台面与第二沟槽分开，并且其中第二沟槽从有源区的边界伸展至半导体基片的端部； 移除氧化物；在第一沟槽和第二沟槽的侧壁和底部上通过高温氧化工艺生长厚度在150 J至3 000 )之间的栅氧化层； 在栅氧化层上通过CVD沉积第一传导层，其将第一沟槽和第二沟槽填充至高于台面的水平； 各向异性地蚀刻第一传导层的在台面表面上方的部分并且从第二沟槽的中心区段在第二沟槽的侧壁和底部的一部分上留下第一传导层的间隔件； 蚀刻第二沟槽的间隔件之间的第三沟槽； 在间隔件的一部分以及第三沟槽的侧壁和底部上面沉积介电层； 在介电层的至少一部分上面通过喷溅工艺沉积第二传导层。
全文摘要
一种沟槽MOS设备包括基部半导体基片(12)、在基部半导体基片上生长的外延层(14)、外延层中的第一沟槽(36)、以及在外延层中包括第二沟槽(16)和第三沟槽(40)的台阶沟槽。在第一沟槽和台阶沟槽之间具有台面(34)。在第二沟槽的侧壁上具有间隔件(22)，其中第三沟槽具有低于间隔件的深度。介电层(20)沿着第二沟槽和第三沟槽的侧壁和底壁延伸。还具有在第一沟槽上方、台阶沟槽的侧壁以及台阶沟槽的底部的一部分上方延伸的金属层(18)。
文档编号H01L29/78GK102714215SQ200980162354
公开日2012年10月3日 申请日期2009年10月12日 优先权日2009年10月8日
发明者高隆庆 申请人:维谢综合半导体有限责任公司