半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及在绝缘层上提供有不同导电类型的两种晶体管的半导体装置。
背景技术：
随着栅极长度的缩短，MOS(金属氧化物半导体)晶体管的运行速度在增加。然 而，功耗也随之增加，并且集成电路的整体性能变得比现有集成电路的性能低的现象也很 明显。这种现象称为短沟道效应。尽可能地抑制这种效应以实现高性能、低能耗的集成电 路是极其重要的。然而，短沟道效应随着横向电场与纵向电场比率的增加而增加。因此，当 MOS晶体管形成在块体硅晶体中时，很难抑制短沟道效应。近年来，在绝缘层上的单晶硅层(S0I (绝缘体上硅)层)中形成MOS晶体管的技 术已引起了人们的注意(见日本专利申请公开No. 2001-284596)。在该技术中，通过使SOI 层变薄，使横向电场变小。此外，通过在SOI层正下方形成高浓度杂质层并且使用该杂质层 作背栅(back gate)，纵向电场增加。因此，从抑制短沟道效应的观点来看，该技术是很有前 途的。

发明内容
MOS晶体管包括ρ-沟道型MOS晶体管(ρ-型MOS晶体管)和n_沟道型MOS晶体管(η-型MOS晶体管)。存在ρ-型和η-型MOS晶体管彼此相邻地形成在半导体衬底上的 情况。例如，在SRAM(静态随机存取存储器)中，一个存储单元由两个ρ-型MOS晶体管和 两个η-型MOS晶体管形成。ρ-型MOS晶体管和η_型MOS晶体管彼此相邻地形成在存储单 元中。在如上所述的ρ-型MOS晶体管和η-型MOS晶体管彼此相邻地形成的情况下，出于 抑制短沟道效应的目的，考虑在SOI中形成两种晶体管，并且为这两种晶体管提供背栅。考 虑到栅极电压的阈值，需要使用η-型杂质层作为P-型MOS晶体管的背栅，施加正电压到该 η-型杂质层，并且使用P-型杂质层作为η-型MOS晶体管的背栅，施加负电压到该ρ-型杂 质层。然而，在此情况下，电流容易在P-型MOS晶体管的背栅和η-型MOS晶体管的背栅之 间流动。当电流(泄漏电流)的值增加时，背栅电压的下降将超过预期值。在背栅的电压 下降在晶体管之间变化的情况下，晶体管的特性在晶体管之间变化。当背栅电压下降(接 近零伏)时，阈值降低并且抑制短沟道效应的效果降低。因此，需要提供能够既抑制短沟道效应又抑制阈值波动的半导体装置。根据本发明的实施例，所提供的半导体装置包括在多层衬底上的多个第一晶体管 和多个第二晶体管，该多层衬底具有从半导体衬底开始依次在半导体衬底上的绝缘层和半 导体层。第一晶体管形成在半导体层中的第一区域中，并且第二晶体管形成在半导体层中 的第二区域中。第一杂质层形成在半导体衬底中与第一区域相对的区域中，并且第二杂质 层形成在半导体衬底中与第二区域相对的区域中。第一隔离部分形成在第一区域和第二区 域之间。第一隔离部分使第一区域和第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以达到至少使在第一杂质层和第二杂质层之间流动的电流被阻断的程度。 在本发明实施例的半导体装置中，可以提供能够从外部给第一杂质层和第二杂质 层施加电压的结构。在作为本发明实施例的半导体装置中提供这种结构的情况下，当第一 和第二晶体管例如为MOS晶体管时，第一和第二杂质层用作第二栅极(背栅)。本发明实施例的半导体装置提供了第一隔离部分，该第一隔离部分使第一区域和 第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以到达至少使在第一杂质 层和第二杂质层之间流动的电流被阻断的程度。通过此结构，当第一和第二杂质层用作背 栅时，在第一晶体管的背栅和第二晶体管的背栅之间流动的电流受到抑制。根据本发明实施例的半导体装置，当第一和第二杂质层用作背栅时，在第一晶体 管的背栅和第二晶体管的背栅之间流动的电流受到抑制。结果，背栅中的压降量减小，从而 无论是短沟道效应还是阈值波动都受到抑制。通过下面的描述，本发明的其它以及进一步的目标、特点和优势将更加明显易懂。


图1是根据本发明实施例的半导体装置的俯视构造示意图。图2是图1的半导体装置沿线A-A剖取的截面构造示意图。图3是图解图1的半导体装置的第一修改的截面构造示意图。图4是图解图1的半导体装置的第二修改的截面构造示意图。图5是图解图1的半导体装置的第三修改的截面构造示意图。图6是图解图1的半导体装置的第四修改的截面构造示意图。图7是图1的半导体装置的引线的截面构造示意图。图8A和8B是说明图1的半导体装置的制造工艺的截面图。图9A和9B是说明图8B之后的制造工艺的截面图。图IOA和IOB是说明图9B之后的制造工艺的截面图。图IlA和IlB是说明图IOB之后的制造工艺的截面图。图12A和12B是说明图IlB之后的制造工艺的截面图。图13是根据图1半导体装置的应用示例的半导体装置的俯视构造示意图。图14是图13的SRAM的电路图。图15是图13的半导体装置沿线A-A剖取的截面构造示意图。图16是图解图13的半导体装置的修改的截面构造示意图。图17A和17B是说明图1的半导体装置的修改的制造工艺的截面图。图18A和18B是说明图17B之后的制造工艺的截面图。
具体实施例方式下面，将参考附图详细描述本发明的优选实施方式。描述将按下列顺序给出。实施例(具有两种MOS晶体管的半导体装置)应用示例(具有SRAM的半导体装置)修改实施例
图1图解了根据本发明实施例的半导体装置1的俯视构造示例。半导体装置1是集成了多个晶体管的集成电路。例如，如图1所示，半导体装置1具有集成了多个P-型MOS晶体管11的第一区域10和集成了多个η-型MOS晶体管21的第二区域20。布局多个ρ-型MOS晶体管11在平面内沿一方向以预定的节距形成为系列。存在多个系列，并且它们彼此间以预定间隙平行地设置。第一区域10对应于每个系列设置。具体地 说，第一区域10是带状区域，在ρ型MOS晶体管11形成为系列的方向上延伸。第一区域10 以彼此间预定间隙平行地设置。在每个第一区域10中，一个或多个隔离部17(将在后面介 绍)形成在相邻的P-型MOS晶体管11之间。该实施例的ρ-型MOS晶体管11对应于本发 明的“第一晶体管”的具体示例。多个η-型MOS晶体管21在平面内沿一方向以预定的节距形成为系列，具体地讲， 在与P-型MOS晶体管11形成为系列的方向平行的方向上。存在多个系列，并且以彼此间 预定间隙平行地设置。第二区域20对应于每个系列设置。具体而言，第二区域20是带状 区域，在η-型MOS晶体管21形成为系列的方向上延伸。第二区域20以其间预定的间隙平 行地设置。在每个第二区域20中，一个或多个隔离部27(将在后面介绍)形成在相邻的 η-型MOS晶体管21之间。该实施例的η-型MOS晶体管21对应于本发明的“第二晶体管” 的具体示例。第一区域10和第二区域20可以如图1所示逐列地交替设置，或者虽然没有示出， 但是可以多列地交替设置。第一区域10和第二区域20可以如图1所示以锯齿(zig-zag) 方式延伸，或者虽然没有示出，但是可以线性地延伸。在任何情况下，使第一区域10和第二 区域20之间隔离的带状隔离部分37 (将在后面介绍)形成在第一区域10和第二区域20 之间。截面构造多层衬底30图2图解了沿着图1的线A-A剖取的截面构造的示例。如图2所示，例如，半导体 装置1通过集成大量的MOS晶体管而形成在多层衬底30上，该多层衬底30具有从半导体 衬底31侧依次形成在半导体衬底31上的绝缘层32和半导体层33。多层衬底30通过在半 导体衬底的表面中注入氧离子而形成。因此，绝缘层32对应所谓的掩埋绝缘层，半导体层 33是半导体衬底的表面层，其伴随着掩埋绝缘层的形成而形成在掩埋绝缘层上。半导体衬底31是单晶衬底，并且半导体层33是主要包含与半导体衬底31相同 的单晶的半导体层(单晶半导体层)。单晶衬底的示例是单晶硅衬底。单晶半导体层的 示例是单晶硅层。在半导体层33主要包含单晶硅的情况下，半导体层33对应所谓的SOI 层。从使SOI层中横向电场减小的观点来看，优选SOI层的厚度例如为4nm到20nm(包括 端值)。在半导体衬底31和半导体层33主要包含单晶硅的情况下，绝缘层32主要包含氧 化硅(Si02)。在绝缘层32主要包含氧化物的情况下，绝缘层32对应于所谓的Β0Χ(掩埋氧 化物)层。BOX层的厚度优选为当电压施加给杂质层35和36时使半导体层33中厚度方向 (垂直方向)的电场可得到控制(增加)的厚度，例如为IOnm到30nm(包括端值)。在除了形成将在后面介绍的深井层34与杂质层35和36的区域以外的部分中，半 导体衬底31主要包括例如η-型杂质。半导体层33主要包含对应于半导体层33上形成的晶体管的种类的杂质。例如，在P-型MOS晶体管11形成在半导体层33中的区域中，掺杂 大量的P型杂质。该区域用作P-型MOS晶体管11的沟道区域。在η-型MOS晶体管21形 成在半导体层33中的区域中，掺杂大量的η-型杂质。该区域用作η-型MOS晶体管21的 沟道区域。深井层；34如图2所示，半导体衬底31具有例如深井层34，其深深地形成在半导体衬底31 的表面内。深井层34主要包含导电类型(例如，ρ-型)与半导体衬底31不同的杂质。例 如，如图3所示，根据需要，半导体衬底31可以没有深井层34。在这种情况下，在除了形成 杂质层35和36的区域以外的部分中，半导体衬底31主要包含导电类型(例如，ρ型)不 同于上述导电类型的杂质。杂质层35和36如图2所示，例如，半导体衬底31具有在半导体衬底31的表面内的杂质层35和 36，即在绝缘层32正下方。杂质层35形成在与第一区域10相对的区域(在P型MOS晶体 管11正下方)中，并且杂质层36形成在与第二区域20相对的区域(在η-型MOS晶体管 21正下方)中。该实施例的杂质层35对应于本发明的“第一杂质层”的具体示例，并且杂 质层36对应于本发明的“第二杂质层”的具体示例。杂质层35用作ρ-型MOS晶体管11的第二栅极(背栅)。杂质层35高浓度地包 含导电类型与半导体衬底31中在杂质层35正下方的部分不同的杂质。例如，如图2所示， 在深井层34在杂质层35正下方形成的情况下，包含导电类型(例如，η型)不同于深井层 34的导电类型的杂质。在诸如深井层34的杂质层在杂质层35正下方没有形成的情况下， 高浓度地包含导电类型(例如，η型)与除了杂质层35和36形成在半导体衬底31中的区 域以外的部分的导电类型不同的杂质。杂质层36用作η-型MOS晶体管21的第二栅极(背栅)。杂质层36高浓度地包 含导电类型与半导体衬底31中在杂质层36正下方的部分相同的杂质。例如，如图2所示， 在深井层34在杂质层36正下方形成的情况下，杂质层36高浓度地包含导电类型(例如，ρ 型)与深井层34的导电类型相同的杂质。在诸如深井层34的杂质层在杂质层36正下方 没有形成的情况下，杂质层36高浓度地包含导电类型(例如，ρ型)与除了杂质层35和36 形成在半导体衬底31中的区域以外的部分的导电类型相同的杂质。P型MOS晶体管11如上所述，在第一区域10中，集成了多个ρ-型MOS晶体管11。例如，如图2所示， P-型MOS晶体管11形成在半导体层33上。P-型MOS晶体管11具有作为源极或漏极的半 导体层12和13、栅极绝缘膜14、栅极电极15和侧壁16。半导体层12和13形成在栅极电极15的两侧，设置为彼此面对并在其间具有栅极 电极15。半导体层12和13为主要包含与半导体层33相同的单晶的半导体层(单晶半导 体层)。例如，半导体层12和13包含导电类型(ρ型)与半导体层33中相对于第一区域 10的部分的导电类型相同的杂质。栅极绝缘膜14例如由高介电常数氧化物(Hf基氧化物 膜)或氧化硅(SiO2)制成。栅极电极15例如由金属材料(TiN、HfSi等)或多晶硅层制成。 侧壁16提供来作为栅极电极15与半导体层12和13之间的空间隔离，并且形成在栅极电 极15的两侧。侧壁16例如由硅基绝缘材料制成，并且具有氮化硅(SiN)或氧化硅(SiO2)的单层结构或通过堆叠这些材料堆而获得的多层结构。隔离部分17如上所述，在第一区域10中，形成多个隔离部分17。该实施例的隔离部分17对应 于本发明的“第二隔离部分”的具体示例。隔离部分17形成在彼此相邻的ρ-型MOS晶体 管11之间。例如，如图1和2所示，隔离部分17形成在某个ρ-型MOS晶体管11的半导体 层12和与该ρ-型MOS晶体管11相邻的另一个ρ-型MOS晶体管11的半导体层13之间， 并提供了半导体层12和13之间的空间隔离。此外，隔离部分17空间隔离半导体层33中 在某个P-型MOS晶体管11的半导体层12正下方的部分与半导体层33中在相邻的另一个 P-型MOS晶体管11的半导体层13正下方的部分。也就是说，隔离部分17在某个ρ-型MOS 晶体管11的沟道区域33A与另一 ρ-型MOS晶体管11的沟道区域33B之间提供绝缘隔离。例如，如图2所示，隔离部分17具有浅STI (浅沟道隔离)结构，并且具有由例如氧 化硅(SiO2)制成的绝缘部分17A。绝缘部分17A穿透半导体层33，但是没穿透杂质层35， 并且例如如图2所示，绝缘部分17A的底部形成为接近绝缘层32的顶面。也就是说，绝缘 部分17没有增加杂质层35中在绝缘部分17A正下方的部分中的电阻成分的作用。例如， 如图4所示，绝缘部分17A不仅可以穿透半导体层33，而且可以穿透绝缘层32，并且其底部 部分可以形成为接近杂质层35的顶面。绝缘部分17A具有在层堆叠方向上穿透的通孔17B。隔离部分17具有导电部分 17C(第一导电部分)，该导电部分17C至少形成在通孔17B中并且电连接到杂质层35。例 如，导电部分17C包含高浓度地含有导电类型(η型)与杂质层35的导电类型相同的杂质的 多晶硅。通过该构造，电压可以通过导电部分17C从外部施加给杂质层35。该实施例中的 通孔17Β对应于本发明的“第一通孔”的具体示例，并且导电部分17C对应于本发明的“第 一导电部分”的具体示例。η-型 MOS 晶体管 21如上所述，在第二区域20中，集成了多个η-型MOS晶体管21。例如，如图2所示， η-型MOS晶体管21形成在半导体层33上。η-型MOS晶体管21具有作为源极或漏极的半 导体层22和23、栅极绝缘膜24、栅极电极25和侧壁26。半导体层22和23形成在栅极电极25的两侧，设置为彼此面对并且在其间具有栅 极电极25。半导体层22和23是主要包含与半导体层33相同的单晶的半导体层(单晶半 导体层)。例如，半导体层22和23包含导电类型(η型)与半导体层33中相对于第二区域 20的部分中的导电类型相同的杂质。栅极绝缘膜24由氧化硅(SiO2)制成。栅极电极25 具有双层结构，该双层结构中例如从栅极绝缘膜24侧顺序堆叠有多晶硅层和硅化物层，该 多晶硅层高浓度地包含导电类型(η型)与半导体层33中相对于第二区域20的部分的导 电类型相同的杂质。侧壁26提供为栅极电极25与半导体层22和23之间的空间隔离，并 且形成在栅极电极25的两个侧面上。例如，侧壁26由硅基绝缘材料制成，并且具有氮化硅 (SiN)或氧化硅(SiO2)的单层结构或由这些材料堆叠得到的多层结构。 隔离部分27如上所述，在第二区域20中，形成多个隔离部分27。该实施例的隔离部分27对应 于本发明的“第三隔离部分”的具体示例。隔离部分27形成在彼此相邻的η-型MOS晶体管 21之间。例如，如图1和2所示，隔离部分27形成在某个η-型MOS晶体管21的半导体层22和与该η-型MOS晶体管21相邻的另一个η_型MOS晶体管21的半导体层23之间，并且提供了半导体层22和23之间的空间隔离。此外，隔离部分27空间隔离半导体层33中在 某个η-型MOS晶体管的半导体层22正下方的部分和半导体层33中在相邻的另一个η_型 MOS晶体管21的半导体层23正下方的部分。也就是说，隔离部分27在某个η-型MOS晶体 管21的沟道区域33C和另一个η-型MOS晶体管21的沟道区域33D之间提供绝缘隔离。例如如图2所示，隔离部分27具有浅STI结构，并且具有例如由氧化硅(SiO2)制 成的绝缘部分27Α。绝缘部分27Α穿透半导体层33但没穿透杂质层35，并且其底部形成为 例如接近绝缘层32的顶面，如图2所示。就是说，绝缘部分27Α不具有增加杂质层36中在 隔离部分27正下方的部分中的电阻成分的作用。例如，如图4所示，绝缘部分27Α不仅穿 透半导体层33，而且穿透绝缘层32，并且其底部部分可以形成为接近杂质层36的顶面。绝缘部分27Α具有在层堆叠方向上穿透的通孔27Β。隔离部分27具有导电部分 27C(第二导电部分)，该导电部分27C至少形成在通孔27B中并电连接到杂质层36。导电 部分27C例如包含高浓度地含有导电类型(ρ型)与杂质层36相同的杂质的多晶硅。通过 该构造，电压可以通过导电部分27C从外部施加给杂质层36。该实施例中的通孔27B对应 于本发明的“第二通孔”的具体示例，并且导电部分27C对应于本发明的“第二导电部分”的 具体示例。隔离部分37如上所述，在第一区域10和第二区域20之间，形成带状隔离部分37。该实施例 的隔离部分37对应于本发明的“第一隔离部分”的具体示例。隔离部分37使第一区域10 和第二区域20之间隔离。例如如图1和2所示，隔离部分37形成在ρ-型MOS晶体管11 的半导体层12和13与相邻于该ρ-型MOS晶体管11的η-型MOS晶体管21的半导体层 22和23之间，并提供了它们之间的空间隔离。此外，隔离部分37空间隔离半导体层33中 在某个P-型MOS晶体管11的半导体层12和13正下方的部分和半导体层33中在相邻的 另一个η-型MOS晶体管21的半导体层22和23正下方的部分。也就是说，隔离部分37在 P-型MOS晶体管11的沟道区域33Α和33Β与η-型MOS晶体管21的沟道区域33C和33D 之间提供绝缘隔离。例如如图2所示，隔离部分37具有深STI结构，并且例如由氧化硅(SiO2)制成。 绝缘部分37具有使杂质层35和36之间流动的电流(泄露电流)被阻断的程度的电隔离 的结构。例如，如图2所示，隔离部分37穿透包括半导体层33、绝缘层32以及杂质层35和 36的各层。绝缘部分37电隔离杂质层35与杂质层36，从而泄露电流变成例如IOOnA/μ m 或更低。杂质层35和36通常具有在厚度方向上的浓度分布。例如，假定隔离部分37是否 穿透包括杂质层35和36的层取决于隔离部分37是否穿透杂质浓度为杂质层35和36的 杂质浓度峰值的l/e(e表示自然对数)的部分。例如，如图5所示，以泄露电流变成上述值或更小为限，隔离部分37的底部可以形 成在包括杂质层35和36的层中。也就是说，隔离部分37可以不穿透包括杂质层35和36 的层。在深井层34形成在半导体衬底31中的情况下，例如如图6所示，隔离部分37可以 穿透深井层34。引线
图7图解了引线的截面构造。该实施例的半导体装置1例如具有如图7所示的在 P-型MOS晶体管11和η-型MOS晶体管21上的引线。每条引线设置在ρ-型MOS晶体管 11和η-型MOS晶体管21上的绝缘掩埋层40的孔中。在用作源极或漏极的半导体层12、13、22和23上，提供接触层41以减小与半导体层12、13、22和23的接触电阻。例如，接触层41由高浓度地包含导电类型与接触的半导体 层12、13、22和23相同的杂质的多晶硅制成。在接触层41和栅极电极15与25上，设置与 栅极电极15和25接触的引线42。此外，在导电部分17C和27C上，设置与导电部分17C和 27C接触的引线43。引线42和43由金属材料制成，并且通过从半导体衬底31侧顺序堆叠 Ti、TiN和W来构造。该实施例的引线43对应于本发明的“第三导电部分”和“第四导电部 分”的具体示例。制造方法接下来，将描述该实施例的半导体装置1的制造方法的示例。在下面，将描述SOI 衬底用作多层衬底30且深井层34设置在多层衬底30的表面上的情况。首先，制备在其表面上具有厚度约IOnm的绝缘层32和厚度约4nm的半导体层33 的硅衬底作为多层衬底30。接着，在多层衬底30 (半导体层33)上，顺序堆叠厚度约为IOnm 的SiO2层51和厚度约为20nm的SiN层(图8A)。随后，抗蚀剂层53形成在整个表面上， 并且孔53A对应于要形成隔离部分17和27的部分而形成在抗蚀剂层53中。此后，使用抗 蚀剂层53作为掩模，多层衬底30被选择蚀刻(图8B)。结果，孔30A形成在将形成隔离部 分17和27的部分中。此后，去除抗蚀剂层53。接下来，抗蚀剂层54形成在整个表面上，并且此后，孔54A对应于将形成隔离部分 37的部分而形成在抗蚀剂层54中。随后，使用抗蚀剂层54作为掩模，多层衬底30被选择 蚀刻(图9A)。通过蚀刻，孔30B形成在将形成隔离部分37的部分中。此后，去除抗蚀剂层 54。形成孔30A和30B的顺序可以与上面描述的顺序相反。接下来，例如，在800度的温度下，将多层衬底30的整个表面氧化(表面氧化)约 20分钟，此后，孔30A和30B用3102层(未示出)掩埋。随后，使用CMP，平坦化SiO2层，直 到暴露氮化硅层52的表面。此后，去除氮化硅层52，并且暴露SiO2层51 (图9B)。结果， 由SiO2制成的绝缘部分17A和27A (没有穿透孔17B和27B)形成在孔30A中，此外，由SiO2 制成的隔离部分37形成在孔30B中。接下来，在包括SiO2层51的表面中将形成杂质层35的区域中，例如，在预定的条 件下注入诸如P或As的η-型半导体杂质以形成在绝缘层32正下方的杂质层35 (图10Α)。 在包括SiO2层51的表面中将形成杂质层36的区域中，例如，在预定的条件下注入诸如B或 BF2的ρ-型半导体杂质，以形成在绝缘层32正下方的杂质层36 (图10Α)。接下来，抗蚀剂层55形成在整个表面上。此后，孔55Α对应于将形成通孔17Β和 27Β的部分而形成在抗蚀剂层55中。随后，使用抗蚀剂层55作为掩模，至少选择蚀刻绝缘 部分17Α和27Α以及绝缘层32 (图10Β)。结果，通孔17Β形成在绝缘部分17Α中，并且通孔 27Β形成在绝缘部分27Α中。此后，去除抗蚀剂层55。接下来，多晶硅施加在包括通孔17Β和27Β的整个表面上，此后，通过使用CMP和 蚀亥Ij，多晶硅仅保留在通孔17Β和27Β中(图11A)。结果，形成导电部分17C和27C，并且 形成隔离部分17和27。根据需要，通过使用CMP和蚀刻，调整隔离部分17和27的高度，并去除SiO2层51 (图11B)。随后，根据需要，诸如P或As的η-型半导体杂质在预定的条件 下注入到导电部分17C，并且诸如BBF2的ρ-型半导体杂质在预定的条件下注入到导电部分 27C，从而降低导电部分17C和27C的电阻。接下来，形成MOS晶体管的主要部分。具体地讲，栅极绝缘膜14和24、栅极电极15 和25以及侧壁16和26陆续形成在半导体层33的表面上(图12Α)。随后，具有孔的保护 膜56形成在半导体层33的表面上。在栅极电极15和25由多晶硅制成的情况下，优选形 成保护膜56以覆盖栅极电极15和25。此后，使用保护膜56作掩模，单晶硅层形成在半导 体层33上(图12Β)。通过该操作，用作源极或漏极的半导体层12、13、22和23形成在半导 体层33上。结果，形成ρ-型MOS晶体管11和η-型MOS晶体管21。此后，去除保护膜56。即使保护膜56本身没有去除，保护膜56也不会引起任何问题。因此，保护膜56 可以保留。即使半导体层12、13、22和23没有形成在半导体层33上，也可以使半导体层33 中仅在栅极电极15和25两侧暴露的部分用作源极或漏极。然而，如该实施例，通过在半导 体层33中暴露在栅极电极15和25两侧的部分中形成半导体层12、13、22和23，可以减少 发生在源极或漏极中的寄生电阻。最后，形成如图7所示的掩埋层40、接触层41、引线42和43。以这样的方式，制成 该实施例的半导体装置1。作用和效果接下来，将描述该实施例的半导体装置1的作用和效果。在该实施例的半导体装置1中，电压施加给ρ-型MOS晶体管11的栅极电极15，且 同时正电压(正偏压)施加给在P-型MOS晶体管11正下方的杂质层35 (背栅)。电压施 加给η-型MOS晶体管21的栅极电极25，且同时负电压(负偏压)施加给在η_型MOS晶体 管21正下方的杂质层36(背栅)。结果，产生从栅极电极15和25朝向杂质层35和36的 电力线，从而增加了垂直方向上的电场。在该实施例中，半导体层33较薄，具有几nm到几 十nm的厚度，从而横向电场较小。因此，与MOS晶体管形成在块体的单晶半导体层中的以 前的半导体装置相比，抑制了短沟道效应。 在相关技术中，绝缘装置隔离结构没有设置在ρ-型MOS晶体管的背栅和η-型MOS 晶体管的背栅之间。由于这一点，当正电压施加给在P-型MOS晶体管正下方的背栅且同时 负电压施加给在η-型MOS晶体管正下方的背栅时，电流容易在P-型MOS晶体管的背栅和 η-型MOS晶体管的背栅之间流动。在这种电流(泄露电流)的值大的情况下，背栅电压就 变得比预期值低。此时，当背栅的压降在晶体管之间变化时，晶体管的特性发生变化。当背 栅的电压下降(变成接近零伏)时，栅极电压的阈值降低，从而抑制短沟道效应的作用减 小。另一方面，在该实施例中，隔离部分37形成在形成ρ-型MOS晶体管11的第一区 域10和形成η-型MOS晶体管21的第二区域20之间。隔离部分37沿第一区域10和第二 区域20之间的边界延伸，从而使第一区域10和第二区域20彼此隔离。隔离部分37也使 杂质层35和36彼此电隔离，达到至少使在杂质层35和36之间流动的电流被阻断的程度。 因此，ρ-型MOS晶体管的背栅和η-型MOS晶体管的背栅之间的电流流动受到抑制。与不 提供隔离部分37的情况相比，背栅的压降量变小。结果，栅极电压阈值的波动小，因此，晶 体管特性的变化也小。由于背栅的压降量小，所以栅极电压的阈值大。由上可见，在该实施例中，允许抑制短沟道效应和栅极电压阈值的波动二者。在该实施例中，多个隔离部分17形成在彼此相邻的ρ-型MOS晶体管11之间。隔 离部分17将一个ρ-型MOS晶体管11的沟道区域33A和另一个ρ-型MOS晶体管11的沟 道区域33Β绝缘隔离。通过该构造，在彼此相邻的沟道区域33Α和33Β之间的电流流动被 抑制，从而使P-型MOS晶体管11彼此独立地运行。在该实施例中，多个隔离部分27形成 在彼此相邻的η-型MOS晶体管21之间。隔离部分27将一个η-型MOS晶体管21的沟道 区域33C和另一个η-型MOS晶体管21的沟道区域33D彼此绝缘隔离。因此，彼此相邻的 沟道区域33C和33D之间的电流流动被抑制，从而使η-型MOS晶体管21彼此独立地运行。
在该实施例中，隔离部分17和27没有穿透杂质层35和36，并且不具有增加杂质 层35和36中在隔离部分17和27正下方的部分的电阻成分的作用。此外，隔离部分17和 27设置有分别电连接到杂质层35和36的导电部分17C和27C，从而电压通过导电部分17C 和27C从外部施加到杂质层35和36。通过该构造，由于隔离区域17和27，在背栅中没有 压降发生。因此，在该实施例中，短沟道效应和阈值波动二者被可靠地减少。应用示例现在将描述该实施例的半导体装置1的应用示例。在下面，将描述该实施例的半 导体装置1应用到SRAM的情况。图13图解根据应用示例的半导体装置2的俯视构造的示例。半导体装置2具有 SRAM 60和SRAM 60的周边电路70，作为存储单位的记忆单元在SRAM 60中设置成矩阵。 SRAM 60例如具有CMOS反相器80和90彼此相对设置的结构，如图14的电路图所示。在CMOS反相器80中，ρ-型MOS晶体管Q1的源极或漏极和n_型MOS晶体管Q2的 源极或漏极串联连接，并且所得到的结构串联地插入在电源Vdd和地GND之间。ρ-型MOS 晶体管Q1的源极或漏极连接到电源Vdd侧，并且η-型MOS晶体管Q2的源极或漏极连接到 地GND侧。ρ-型MOS晶体管Q1和η-型MOS晶体管Q2的栅极电极彼此连接，并且接触点P1 连接到后面将描述的串联连接点(右节点Νκ)。ρ-型MOS晶体管Q1的源极或漏极和η-型 MOS晶体管Q2的源极或漏极的串联连接点(左节点队)连接到后面将描述的连接点Ρ2。在CMOS反相器90中，ρ-型MOS晶体管Q3的源极或漏极和n_型MOS晶体管Q4的 源极或漏极彼此串联连接，并且所得到的结构串联地插入在电源Vdd和地GND之间。ρ-型 MOS晶体管Q3的源极或漏极连接到电源Vdd侧，η-型MOS晶体管Q4的源极或漏极连接到地 GND侧。ρ-型MOS晶体管Q3和η-型MOS晶体管Q4的栅极电极彼此连接，并且接触点P2连 接到串联连接点(左节点NL)。ρ-型MOS晶体管Q3的源极或漏极和η-型MOS晶体管Q4的 源极或漏极的串联连接点(右节点队)连接到后面将描述的连接点Pp此外，CMOS反相器80的左节点Nl通过η-型MOS晶体管Q5连接到数据线D115 η_型 MOS晶体管Q5的源极和漏极分别连接到数据线D1和左节点队，并且η-型MOS晶体管Q5的 栅极连接到字线W。另一方面，CMOS反相器90的右节点Nk通过η-型MOS晶体管Q6连接到 数据线D2。η-型MOS晶体管Q6的源极和漏极分别连接到数据线D2和右节点Νκ，并且η-型 MOS晶体管Q6的栅极连接到字线W。如上所述，ρ-型MOS晶体管Ql和Q3对应于前述实施例中的ρ_型MOS晶体管11， 并且η-型MOS晶体管Q4和Q5对应于前述实施例中的η-型MOS晶体管21。下面，ρ-型 MOS晶体管Ql和Q3将共同地称为ρ-型MOS晶体管11，并且η-型MOS晶体管Q4和Q5将共同地称为η-型MOS晶体管21。图15图解了图13的半导体装置2沿线A-A剖取的截面构造的示例。在图15中， 未示出ρ-型MOS晶体管11的内部构造(半导体层33、12和13、栅极绝缘膜14、栅极电极 15和侧壁16)。此外，在图15中，也未示出η-型MOS晶体管21的内部构造(半导体层33、 22和23、栅极绝缘膜24、栅极电极25和侧壁26)。周边电路70形成在SRAM 60的周围。周边电路70例如具有与SRAM 60中的ρ-型 MOS晶体管11构造类似的ρ-型MOS晶体管71和与SRAM60中的η-型MOS晶体管21构造 类似的η-型MOS晶体管72。ρ-型MOS晶体管71和η-型MOS晶体管72形成在绝缘层32上。周边电路70提供有隔离部分73，使彼此相邻的P-型MOS晶体管71和η_型MOS 晶体管72彼此隔离。同样，周边电路70提供有隔离部分74，使相邻的ρ-型MOS晶体管71 彼此隔离，并且使相邻的η-型MOS晶体管72彼此隔离。隔离部分73和74形成在绝缘层 32上。就是说，图15图解了周边电路70通过以前的设计方法形成的情况。如图16所示，还是在周边电路70中，如在SRAM 60中，在ρ-型MOS晶体管71正 下方可以设置杂质层35，并且可以在η-型MOS晶体管72的正下方设置杂质层36。在这种 情况下，优选如图16所示，设置隔离部分37以代替隔离部分73，并且设置隔离部分17和 27以代替隔离部分74。在该应用示例中，在SRAM 60中，隔离部分37形成在形成ρ-型MOS晶体管11的 第一区域10和形成η-型MOS晶体管21的第二区域20之间。隔离部分37沿第一区域10 和第二区域20之间的边界延伸，并且使第一区域10和第二区域20彼此隔离。隔离部分37 也使杂质层35和36彼此电隔离，以到达至少使杂质层35和36之间流动的电流被阻断的 程度。因此，以类似于前述实施例的方式，在SRAM 60中，短沟道效应和栅极电压阈值的波 动都可以被抑制。在该应用示例中，隔离部分17和27没有穿透杂质层35和36，并且不具有增加杂 质层35和36中在隔离部分17和27正下方的部分中的电阻成分的作用。此外，隔离部分 17和27设置有分别电连接到杂质层35和36的导电部分17C和27C。通过导电部分17C 和27C，电压可以从外部施加到杂质层35和36。因此，以类似于前述实施例的方式，可以可 靠地减小SRAM 60中的短沟道效应和阈值波动。尽管通过实施例、修改和应用示例已经描述了本发明的半导体装置，但是本发明 不限于该实施例等。本发明半导体装置的构造可以自由地修改，只要可以获得类似于前述 实施例等的效果。例如，在前述实施例等中，形成导电部分17C和27C的工艺不同于引线43的工艺。 它们可以以与引线43的形成工艺相同的工艺形成。例如，首先，进行制造直到图IOA所示 的工艺。此后，根据需要，通过CMP和蚀刻调整绝缘部分17Α和27Α的高度，并且去除SiO2 层51(图17Α)。接下来，形成MOS晶体管的主要部分。具体地讲，栅极绝缘膜14和24、栅 极电极15和25以及侧壁16和26陆续形成在半导体层33的表面上(图17Β)。接下来，单晶硅层形成在半导体层33上(图18Α)。通过此操作，用作源极和漏极 的半导体层12、13、22和23形成在半导体层33上。结果，形成ρ-型MOS晶体管11和η-型 MOS晶体管21。在栅极电极15和25由多晶硅制成的情况下，优选具有孔的保护膜56形成在半导体层33的表面上。此后，使用保护膜56作掩模，单晶硅层形成在半导体层33上，然后去除保护膜56。接下来，例如，形成通过陆续堆叠接触蚀刻停止膜(例如，大约40nm厚的SiN膜) 和层间膜(约IOOnm至150nm厚的SiO2薄膜)获得的掩埋层40。随后，孔40A在栅极电极 15和25、接触层41以及绝缘部分17A和27A正上方形成在埋层40中(图18B)。此外，通 过形成在掩埋层40中的孔40A中的在绝缘部分件17A和27A正上方的孔40A，孔40B形成 在绝缘部分17A和27A及绝缘层32(图18B)中。之后，在孔40A和40B中，例如，引线42 和43通过顺序堆叠的Ti、TiN和W形成。以这种方式，导电部分17C和27C与引线43 —并 (in a lump)形成。在导电部分17C及27C连同引线43 —并形成的情况下，与导电部分17C和27C以 与引线43不同的工艺形成的情况相比工艺数量小。结果，以低的成本制造得到了半导体装 置1。在导电部分17C和27C以与引线43不同的工艺形成的情况下，在半导体层33上形成 单晶硅层时，必须形成保护导电部分17C和27C的保护膜56。此外，在单晶硅层形成后，要 去除保护膜56。另一方面，在修改中，在栅极电极15和25由金属材料制成的情况下，不需 要形成并去除保护膜56。因此，工艺数量小于导电部分17C和27C以与引线43不同的工艺 形成的情况。因此，以低的成本制造得到半导体装置1。虽然在上述实施例等中MOS晶体管用作晶体管，但是也可以使用不同于MOS晶体 管的场效应晶体管。在应用示例中，描述了将本发明应用到SRAM的情况。显然，也可以将 本发明应用到不同于SRAM的装置。虽然已经描述了半导体衬底31是包含ρ-型杂质的硅衬底的情况，以作为上述实 施例等的示例，但是它也可以是包含η-型杂质的硅衬底。在这种情况下，在其它部分中，ρ 型导电类型更改为η-型，而η-型导电类型更改为ρ型。在这种情况下，在上述实施例等的 半导体装置1和2中，ρ-型MOS晶体管更改为η-型MOS晶体管，并且η-型MOS晶体管更 改为P-型MOS晶体管。本申请包含2009年2月6日提交至日本专利局的日本优先权专利申请JP 2009-026674中公开的相关主题事项，其全部内容通过弓I用结合于此。本领域的技术人员应当理解的是，在权利要求或其等同方案的范围内，根据设计 需要和其他因素，可以进行各种修改、结合、部分结合和替换。
权利要求
一种半导体装置，包括多个第一晶体管，形成在多层衬底的半导体层中的第一区域中，所述多层衬底具有从半导体衬底开始依次在所述半导体衬底上的绝缘层和所述半导体层；多个第二晶体管，形成在所述半导体层中的第二区域中；第一杂质层，形成在所述半导体衬底中与所述第一区域相对的区域中；第二杂质层，形成在所述半导体衬底中与所述第二区域相对的区域中；以及第一隔离部分，使所述第一区域和所述第二区域彼此隔离，并且使所述第一杂质层和所述第二杂质层彼此电隔离以达到至少使在所述第一杂质层和所述第二杂质层之间流动的电流被阻断的程度。
2.如权利要求1所述的半导体装置，其中所述第一隔离部分至少在所述第一杂质层和 所述第二杂质层之间穿透。
3.如权利要求1所述的半导体装置，还包括第二隔离部分，形成在所述多个第一晶体管中彼此相邻的第一晶体管之间，穿透所述 半导体层但不穿透所述第一杂质层；和第三隔离部分，形成在所述多个第二晶体管中彼此相邻的第二晶体管之间，穿透所述 半导体层但不穿透所述第二杂质层。
4.如权利要求3所述的半导体装置，其中所述第二隔离部分具有在层堆叠方向上穿透 的第一通孔和至少形成在所述第一通孔中并电连接到所述第一杂质层的第一导电部分，并 且第三隔离部分具有在所述层堆叠方向上穿透的第二通孔和至少形成在所述第二通孔 中并电连接到所述第二杂质层的第二导电部分。
5.如权利要求4所述的半导体装置，还包括第三导电部分，形成在所述第二隔离部分上并与所述第一导电部分接触；和 第四导电部分，形成在所述第三隔离部分上并与所述第二导电部分接触。
6.如权利要求5所述的半导体装置，其中所述第三导电部分与所述第一导电部分一并 形成，并且所述第四导电部分与所述第二导电部分一并形成。
7.如权利要求1所述的半导体装置，其中所述第一晶体管是第一导电类型的金属氧化 物半导体晶体管，所述第二晶体管是第二导电类型的金属氧化物半导体晶体管， 所述第一杂质层主要包含所述第二导电类型的杂质，并且 所述第二杂质层主要包含所述第一导电类型的杂质。
8.如权利要求1所述的半导体装置，其中所述绝缘层是通过将氧离子注入到所述半导 体衬底中而形成的掩埋绝缘层，并且所述半导体层随着所述掩埋绝缘层的形成而形成在所述掩埋绝缘层上。
全文摘要
本发明提供能够抑制短沟道效应和阈值波动的半导体装置。该半导体装置包括多个第一晶体管，形成在多层衬底的半导体层中的第一区域中，该多层衬底具有从半导体衬底开始依次在半导体衬底上的绝缘层和半导体层；多个第二晶体管，形成在半导体层中的第二区域中；第一杂质层，形成在半导体衬底中与第一区域相对的区域中；第二杂质层，形成在半导体衬底中与第二区域相对的区域中；以及第一隔离部分，使第一区域和第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以达到至少使在第一杂质层和第二杂质层之间流动的电流被阻断的程度。
文档编号H01L27/12GK101800228SQ201010107899
公开日2010年8月11日 申请日期2010年2月1日 优先权日2009年2月6日
发明者菊池善明 申请人:索尼公司