静态随机存取存储单元及其制造方法

专利名称：静态随机存取存储单元及其制造方法
技术领域：
本发明涉及一种半导体装置，尤其涉及一种静态随机存取存储单元(static random access memory cell, SRAM cell)及其制造方法。
背景技术：
静态随机存取存储器(static random access memory，以下简称SRAM)是适用于 高效率独立存储装置或埋入式存储装置的一种可靠且经验证的技术。SRAM的优点在于快速 的读取速度、低耗能、高噪声容限(noise margin)以及相容于公知互补型金属氧化物半导 体(CMOS)制造工艺，尤其是相容于公知CMOS制造工艺。然而，SRAM存储单元的尺寸仍受限 于制造工艺问题。如此使得无法于需要极小SRAM存储单元的装置中使用SRAM。另外，公知 SRAM存储单元的制造工艺需求中并无法于SRAM中应用鳍型场效应晶体管(FinFETs)。如 此，便需要一种适用于SRAM存储单元的布局(layout)，以排除较小尺寸存储单元的制造工 艺问题并允许于SRAM内应用鳍型场效应晶体管。公知的六晶体管SRAM(6T SRAM)的布局还可应用于如90纳米、65纳米、45纳米与 32纳米等制造工艺技术中，但是其仍遭遇了无法应用于具有更小线宽布局的制造工艺。举 例来说，随着存储单元尺寸的逐渐缩小，如晶体管的有源区、单元内连接物以及接触物等个 别构件便需要更为缩小。然而，目前光刻与蚀刻程序限制了个别构件的尺寸。因此，一旦个 别元件缩减至其最小可能尺寸时，当存储单元尺寸逐渐缩减时，这些构件将会造成于内存 储单元内的极大元件密度且可能覆盖其他构件。如此的覆盖情形可能导致不同构件间的短 路并造成装置毁损。一般而言，6T SRAM包括两个通道栅晶体管(pass-gate transistor)、两个下拉晶 体管(pull-down transistor)与两个上拉晶体管(pull-up transistor)。各通道栅晶体 管通常与上述下拉晶体管之一共用了一源极/漏极区。基于布局关系以及通道栅晶体管与 下拉晶体管的期望电性特征，有源区通常为非长方形(non-rectangular)，因而于通道栅晶 体管的有源区与下拉晶体管的有源区之间形成一有源急弯(active zag)，即有源区在此改 变了其方向或宽度。这些有源急弯通常造成了如下拉晶体管与上拉晶体管间的电流不匹配 (currentmismatch)以及介于通道栅晶体管与下拉晶体管间的漏电流等问题。这些问题通 常起因于于制造尖锐转角时所遭遇的弱点，即如前述的有源急弯所遭遇问题。此外，于此转 角处的强电场也可能造成漏电流问题。于公知布局中，通道栅晶体管与下拉晶体管的有源区通常紧邻，因而使得这些晶 体管的有源区的长度主要定义了存储单元布局的尺寸。另外，于这些晶体管间的有源区内 且介于个别晶体管的栅极之间形成有单一接触物。因此，当上述单一接触物并无法经由蚀 刻而使之为缩小时，接触物便形成了一限制条件。或者，接触物与栅极间隔物的重叠情形也 可能造成不利影响。因此，于接触物或间隔物尺寸上的限制可还定义了存储单元布局的尺 寸。如此尺寸的长度将将导致长的位线的形成，因而增加了线路电容值并减缓SRAM存储单 元的表现。
公知布局通常也包括一粗大接触物，其中此粗大接触物电性地耦接位于第一金属 化层上的金属与下拉晶体管及上拉晶体管的栅极。由于这些构件需于不同深度处形成接 触，故这些粗大接触物通常需要多重蚀刻步骤以形成。上述多重蚀刻步骤通常形成工艺成 本的增加并造成了更多的工艺控制问题。另外，公知布局并无法相容于鳍型场效应晶体管的制作。一般而言，鳍型场效应晶 体管与三重栅晶体管(tri-gate transistor)需与SRAM存储单元具有相同线宽，但借由 制作具有公知布局的相同线宽晶体管，可能产生起因于过低0比例(beta-ratio)而导致 SRAM的失效等SRAM问题。

发明内容
如此，便需要一种新的SRAM布局，以克服前述公知问题。本发明的实施例寻求解 决前述公知SRAM布局所遭遇的限制与问题并具有下文中所述的其他优点。有鉴于此，本发明提供了一种静态随机存取存储单元及其制造方法。依据一实施例，本发明提供了一种静态随机存取存储单元，包括一第一下拉晶体管；一第一上拉晶体管；一第一通道栅晶体管；一第二下拉晶体 管；一第二上拉晶体管；一第二通道栅晶体管、一第一直线单元内连接物与一第二直线单 元内连接物。上述晶体管的有源区设置于一基板内，且上述晶体管的有源区相互平行。第 一直线单元内连接物电性耦接该第一下拉晶体管的有源区、该第一上拉晶体管的有源区及 该第一通道栅晶体管的有源区与该第二下拉晶体管的一栅极以及该第二上拉晶体管的一 栅极。第二直线单元内连接物电性耦接该第二下拉晶体管的有源区、该第二上拉晶体管的 有源区及该第二通道栅晶体管的有源区至该第一下拉晶体管的一栅极与该第一上拉晶体 管的一栅极。依据另一实施例，本发明提供了一种静态随机存取存储单元，包括多个晶体管，具有平行设置于一半导体基底内的有源区、一第一单元内连接物，位 于半导体基底之上与一第二单元内连接物，位于半导体基底之上。上述晶体管包括一第一 通道栅晶体管、一第一下拉晶体管、一第一上拉晶体管、一第二上拉晶体管、一第二下拉晶 体管以及一第二通道栅晶体管。上述第一单元内连接物电性耦接该第一通道栅晶体管的一 有源区、该第一下拉晶体管的一有源区及该第一上拉晶体管的一有源区与该第二上拉晶体 管的一栅极以及该第二下拉晶体管的一栅极，其中该第一单元内连接物为直线。上述第二 单元内连接物电性耦接该第二通道栅晶体管的一有源区、该第二下拉晶体管的一有源区及 该第二上拉晶体管的一有源区与该第一上拉晶体管的一栅极与该第一下拉晶体管的一栅 极，其中该第二单元内连接物为直线。依据又一实施例，本发明提供了一种静态随机存取存储单元的制造方法，包括形成多个晶体管于一半导体基底上，以及形成一第一直线单元内连接物与一第二 直线单元内连接物。上述晶体管具有相平行的有源区纵轴且包括一第一下拉晶体管、一第 一上拉晶体管、一第二上拉晶体管与一第二下拉晶体管，其中该第一下拉晶体管与该第一 上拉晶体管共用了一第一共同栅极结构，而该第二下拉晶体管与该第二上拉晶体管共用了 一第二共同栅极结构。该第一直线单元内连接物电性耦接该第一下拉晶体管的一有源区及 该第一下拉晶体管的一有源区与该第二共同栅极结构，而该第二直线单元内连接物电性耦接该第二下拉晶体管的一有源区及该第二下拉晶体管的一有源区与该第一共同栅极结构。本发明具有如下技术效果首先，覆盖情形并不是问题且可还降低构件密度。另 外，布局适用于22纳米或以下的制造工艺。此外，制造工艺较为简单且步骤更为减少。另 外，可更为降低漏电流与电流不匹配等问题。另外，可降低位线的距离与密度并增加整体 SRAM速度。另外，较佳地有助于鳍型场效应晶体管制造工艺中定义鳍部、自其鳍部侧壁的介 电与金属栅极移除以及鳍部沟填情形等步骤的实施。并具有以下的其他优点首先，可省去 一层金属膜层的设置。另外，可更为改善N型金属氧化物半导体(NM0S)晶体管。此外，通 道栅晶体管与下拉晶体管可个别地掺杂与调整。另外，本发明的多晶硅栅膜层的制造工艺 较为有效与简单。为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实 施例，并配合所附附图，作详细说明如下


图1A示出了依据本发明一实施例的六晶体管静态随机存取存储单元(6TSRAM cell)的布局情形；图1B示出了依据本发明一实施例的六晶体管静态随机存取存储单元(6TSRAM cell)的布局情形中的第一金属化层；图2显示了依据本发明一实施例的四存储单元的布局情形；图3显示了依据本发明一实施例的三十二存储单元的布局情形；图4为一流程图，显示了依据本发明一实施例的存储单元的制造方法；以及图5显示了依据本发明另一实施例的双端口静态随机存取存储单元的布局情形。其中，附图标记说明如下100 静态随机存取存储单元；110 第一上拉晶体管的多晶硅栅极；112 第一下拉晶体管的多晶硅栅极；114 第一通道栅晶体管的多晶硅栅极；116 第二上拉晶体管的多晶硅栅极；118 第二下拉晶体管的多晶硅栅极；120 第二通道栅晶体管的多晶硅栅极；122、124 直线单元内连接物；126、128、130、132、134、136、138、140 接触物；150 -、单位存储单元
180 -、字线接垫；
182 -、位线线路；
184 - Vss线路；
186 - Vdd线路；
188 - Vss线路；
190 -、互补位线线路
192 -、字线接垫；



500 双端口静态随机存取存储单元 510 第一上拉晶体管的多晶硅栅极 512 第一下拉晶体管的多晶硅栅极 514 第一写入通道栅晶体管的多晶硅栅极； 516 第一读取通道栅晶体管的多晶硅栅极； 518 第二上拉晶体管的多晶硅栅极； 520 第二下拉晶体管的多晶硅栅极； 522 第二写入通道栅晶体管的多晶硅栅极； 524 第二读取通道栅晶体管的多晶硅栅极； 526,528 直线单元内连接物
530、532、534、536、538、540、542、544、546、548、550、552 接触物
560 单位存储单元； PD-UPD-1' 第一下拉晶体管 PD-2、PD-2， 第二下拉晶体管 PU-UPU-1' 第一上拉晶体管 PU-2、PU-2， 第二上拉晶体管 PG-1 第一通道栅晶体管； PG-2 第二通道栅晶体管； PG-1A’ 第一读取通道栅晶体管 PG-1B’ 第一写入通道栅晶体管 PG-2A’ 第二读取通道栅晶体管 PG-2B’ 第二写入通道栅晶体管
具体实施例方式以下将借由多个实施例以解说本发明的六晶体管静态随机存取存储器(下称6T SRAM)的布局以及双端口静态随机存取存储器(dual port SRAM)的布局。本发明也适用于 如十晶体管静态随机存取存储器(10T SRAM)的任何形态的静态随机存取存储单元布局。请参照图1A，显示了依据本发明一实施例的6T SRAM的存储单元100的布局。在 此，存储单元100包括设置于一半导体基底内的一第一通道栅(pass-gate)晶体管PG-1、一 第二通道(pass-gate)栅晶体管PG-2、一第一下拉(pull-down)晶体管PD-1、一第二下拉 (pull-down)晶体管PD-2、一第一上拉(pull-up)晶体管PU-1与一第二上拉(pull-up)晶 体管PU-2。上述晶体管的有源区的纵轴(longitudinal axes)为平行，因而使得上述晶体管 于操作时的电流方向为平行。另外，第一通道栅晶体管PG-1、第一下拉晶体管PD-1与第一 上拉晶体管PU-1的有源区对准于第二上拉晶体管PU-2的多晶硅栅极116与第二下拉晶体 管PD-2的多晶硅栅极118，以使得直线单元内连接物122电性耦接第一通道栅晶体管PG-1 与第一下拉晶体管PD-1的有源区，以及电性耦接第一上拉晶体管PU-1与第二上拉晶体管 PU-2的多晶硅栅极116以及第二下拉晶体管PD-2的多晶硅栅极118。同样地，第二通道栅 晶体管PG-2、第二下拉晶体管PD-2与第二上拉晶体管PU-2的有源区对准第一上拉晶体管
8PU-1的多晶硅栅极110以及第一下拉晶体管PD-1的多晶硅栅极112，以使得一直线单元内 连接物(linear intra-cell connection) 124电性耦接第二通道栅晶体管PG-2、第二下拉 晶体管PD-2的有源区，以及第二上拉晶体管PU-2与第一上拉晶体管PU-1的多晶硅栅极 110以及第一下拉晶体管PD-1的多晶硅栅极112。直线单元内连接物122与124则位于第一金属化层的下方，例如为位于半导体基 底上的一第0金属层(metal 0 layer)。直线单元内连接物122与124可借由实体紧邻于 或覆盖个别的多晶硅栅极等方式而电性耦接个别的多晶硅栅极。请参照图1A，示出为单一 且连续的多晶硅部作为第二上拉晶体管PU-2的多晶硅栅极116以及第二下拉多晶体PD-2 的多晶硅栅极118。直线单元内连接物122可借由实体紧邻于或覆盖此单一且连续的多晶 硅部而与其电性耦接。基于如此耦接情形，并不需要用于连接第二上拉晶体管PU-2的多晶 硅栅极116与第二下拉晶体管PD-2的多晶硅栅极118至直线单元内连接物122的其他接 触物(contact)。直线单元内连接物124、第一上拉晶体管PU-1的多晶硅栅极110以及第 一下拉晶体管PD-1的多晶硅栅极112可采用相同方式形成。本领域普通技术人员可以理 解到上述直线单元内连接物以及多晶硅栅极也可采用如金属、多晶硅与金属硅化物或其他 的导电材质。上述晶体管电性耦接覆盖于SRAM存储单元100的一金属化层(metallization layer)。请参照图1B，显示了依据本发明一实施例的覆盖了 SRAM存储单元100的一第一 金属化层。在此，第一上拉晶体管PU-1的有源区还借由接触物126(见于图1A)而电性耦 接Vdd线路186。第一下拉晶体管PD-1的有源区则借由接触物128 (见于图1A)而电性耦 接Vss线路184。第一通道栅晶体管PG-1的有源区则借由接触物130 (见于图1A)而电性 耦接位线(bitline，BL)线路182。第一通道栅晶体管PG-1的多晶硅栅极114则借由接触 物132 (见于图1A)而电性耦接字线(wordline, WL)接垫180。第二上拉晶体管PU-2的有源区则还借由接触物134(见于图1A)而电性耦接于 Vdd线路186。第二下拉晶体管PD-2的有源区则借由接触物136(见于图1A)而电性耦接 Vss线路188。第二通道栅晶体管PG-2的有源区则借由接触物138 (见于图1A)而耦接互 补位线(BLB)线路190。第二通道栅晶体管PG-2的多晶硅栅极120借由接触物140 (见于 图1A)而电性耦接字线接垫192。如图1B所示，位于第一金属化层上的上述线路以及各线 路的接垫可均为直线，虽然Vdd线路186并未示出为一直线。字线(wordline)线路位于覆盖第一金属化层的一第二金属化层(未显示)上，因 而使得第二金属化层与第一金属化层或位于一内连接构内的其他相对膜层相分隔。字线线 路则借由位于介电层或一内连接构内的介层物而电性耦接字线接垫180与192。本领域普 通技术人员当能了解，字线线路通常垂直于位线线路182与互补位线线路190，因而使得字 线线路通常位于不同于位线线路182与互补位线线路190的一不同金属层内。另一方面， 在此讨论的线路并不需要位于前述膜层之上且可能位于其他膜层之上。举例来说，字线线 路可位于介于位线线路与互补位线线路间的第一金属化层上，因而使得位线线路与互补位 线线路可位于第二金属化层上且可电性耦接位线线路与互补位线线路。此外，Vdd线路186 以及Vss线路184与188则可位于任一金属化层之上而不限制其位置。图1A内所示的结构则定义了一单位存储单元150，如虚线所示的范围。单位存储 单元150则定义了设计存储单元用的基本设置模块，并可借由重复设置而制造出更多存储
参照图1A所示的存储单元布局，可解决公知布局所遭遇的许多问题，或减低公知 布局所遭遇的冲击或问题。首先，于存储单元内的直线单元内连接物122与124并非为其 他构件所环绕，故其覆盖情形并不是问题且可还降低构件密度。另外，由于各构件仅于一方 向上延伸而没有弯曲，因而为单一方向或直线，因而使得上述布局适用于22纳米或以下的 制造工艺。此外，由于不需要加大接触物(butted contact)，进而使得制造工艺较为简单且 步骤更为减少。另外，由于各晶体管的有源区连接于一单元内连接物，故于晶体管的有源区 内并不需要形成有源弯角(active zag)。因此，可更为降低漏电流与电流不匹配等问题。 另外，于y方向上的存储单元尺寸为一晶体管的长度所定义而非由两晶体管长度而定义， 如此使得于一阵列中的于存储单元的y方向上可更为紧密，因而可降低位线的距离与密度 并增加整体SRAM速度。另外，于如图1A所示的布局中，通道栅与下拉晶体管可具有不同线 宽且由于移除了有源弯角，因而使得存储单元布局于应用鳍型场效应晶体管与三重栅晶体 管等应用时更具有弹性，其较佳地有助于鳍型场效应晶体管制造工艺中定义鳍部、自其鳍 部侧壁的介电与金属栅极移除以及鳍部沟填情形等步骤的实施。如图1A所示的布局具有以下的其他优点。首先，可省去一层金属膜层的设置。借 由于半导体基底之上设置直线单元内连接物122与124，因而不需要一金属层以及露出的 接触物。另外，可更为改善N型金属氧化物半导体(NM0S)晶体管。由于邻近晶体管的浅沟 槽隔离物可为缩短，故NM0S晶体管的表现可获得改善。于公知布局中，由于通道栅晶体管 与下拉晶体管的有源区相互连接，故浅沟槽隔离物连续地环绕于通道栅晶体管与下拉晶体 管的有源区的侧边。而于如图1A所示的布局中，并不会形成有两个相连接的有源区，因此 可降低了浅沟槽隔离物处的应力并改善了 NM0S晶体管的表现。此外，于图1A所示的布局 中，由于晶体管有源区为隔离，通道栅晶体管与下拉晶体管可个别地掺杂与调整。于公知布 局中，通道栅晶体管与下拉晶体管的有源区相邻而无法分开调整。另外，本发明的多晶硅栅 膜层的制造工艺较为有效与简单。于图1A内的多晶硅栅为连续，因而使得光刻与蚀刻程序 较为简单。图2则显示了依据本发明一实施例的四存储单元100的布局。图3则显示了依据 本发明另一实施例的三十二存储单元200的布局。于个别附图中，虚线部分示出了各单位 存储单元的边界。对于各单位存储单元而言，四存储单元100内布局紧邻于特定存储单元 的边界而镜像地、翻转地、上下颠倒地与旋转地而环绕相对其特定存储单元的边界而布局。 如此使得有源区或栅极晶体管的沿着边界而分享了如图1B内所讨论的位于金属层上的共 同接触物与线路。图4为一流程图，显示了依据本发明一实施例的静态随机存取存储单元(SRAM cell)的制作。于本实施例中的流程解说时，制作工艺步骤可采用不同顺序而实施，并非以 图4所示的顺序而加以限定本发明的工艺顺序与步骤。于步骤400中，于一半导体基底内形成数个晶体管的有源区。此一步骤可包括形 成环绕各晶体管的有源区的浅沟槽隔离物(STI)。此外，各有源区可掺杂有适当的n型或p 型掺质，以形成用于PM0S或NM0S晶体管的n阱区或p阱区。上述形成STI与n阱区与p 阱区等制造工艺需要采用如抗蚀剂层(resist layer)形成与图案化等公知技术。或者，当 形成鳍型场效应晶体管时，上述步骤可包括形成浅沟槽隔离物以及蚀刻与掺杂半导体基底以形成FinFET的有源区的步骤。各有源区的纵轴形成平行于其他有源区的纵轴。当各有源区于操作时，此具有相 同方向的纵轴作为通过有源区的电流方向。形成用于存储单元的一第一半部的晶体管(即 如图1A所示的第一通道栅晶体管PG-1、第一下拉晶体管PD-1以及第一上拉晶体管PU-1) 有源区，以使得一轴可垂直于第一半部内的各有源区的纵轴与之交叉。同样地，形成用于存 储单元内第二半部的晶体管的有源区(即如图1A所示的第二通道栅晶体管PG-2、第二下拉 晶体管PD-2以及第二上拉晶体管PU-2)形成。如下文所述，如此的有源区的设置可形成直 线内部连接物并使之覆盖源极/漏极区。另外，于第一半部的有源区以及于第二半部的有源区可设置于相对于另一半部之 内，因而可接着形成直线单元内连接物并电性耦接于第一半部的有源区与第二半部内部分 晶体管的栅结构，并可形成其他的直线单元内连接物以电性耦接第二半部的有源区与第一 半部内部分晶体管的栅极。如图1A所示，直线单元内连接物122电性耦接第一通道栅晶体 管PG-1、第一下拉晶体管PD-1与第一上拉晶体管PU-1的有源区与第二下拉晶体管PD-2的 多晶硅栅极118，而直线单元内连接物124则电性耦接第二通道栅晶体管PG-2、第二下拉晶 体管PD-2以及第二上拉晶体管PU-2的有源区与第一上拉晶体管PU-1的多晶硅栅极110 以及第一下拉晶体管PD-1的多晶硅栅极112。步骤410则形成了晶体管的栅极结构。于此步骤中包括了于半导体基底之上形成 一介电层，例如为形成二氧化硅层。接着于介电层上形成一栅极(gate electrode)层，栅 极层可为多晶硅或金属材质。当使用多晶硅材质时，于后续步骤中栅极可与金属反应以形 成一金属硅化物，借以降低其接触电阻。可接着蚀刻介电层与栅极层以使得这些膜层仅于 有源区处形成栅极。同样地，当应用鳍型场效应晶体管时，可形成位于晶体管有源区之上且 环绕该晶体管有源区的栅极结构。位于第一半部的两晶体管可为下拉晶体管与上拉晶体管，其可具有一单一片状栅 极层的栅极，虽然其并非必要，位于第二半部的两晶体管可为采用相似方式形成的下拉晶 体管与上拉晶体管。此外，可沿着栅极边缘设置介电层间隔物(dielectric spacer)，且栅 极可按照需求而经过适当掺杂。步骤420内形成了晶体管的源极区与漏极区。此步骤关于掺杂各晶体管的栅极两 侧的有源区。当采用P型掺质与采用n型掺质注入晶体管时可采用不同抗蚀剂层。步骤430内形成了直线单元内连接物。于此步骤中，首先于半导体基板之上形成 了一金属层，于金属层上形成图案化的一抗蚀剂层，接着蚀刻去除非直线单元内连接物所 应用的金属层材料部分。或者，可采用双镶嵌制造工艺以形成直线单元内连接物。在此采 用金属电性耦接于通道栅晶体管、下拉晶体管与一上拉晶体管的有源区与另一下拉晶体管 及上拉晶体管的栅极结构。另外，金属可能覆盖部分栅极。或者，可采用多晶硅替代金属， 而多晶硅可还与金属反应以形成金属硅化物。步骤440内形成了第一金属化层。此步骤包括了于形成于存储单元上的一介电层 内采用镶嵌工艺或双镶嵌工艺，并经过蚀刻介电层后以于其内形成用于接触晶体管的有源 区或栅极以及如Vdd、Vss、位线及互补位线等线路的第一金属化层的数个开口。接着，可于 这些开口内沉积一金属以形成上述线路、接垫与接触物。接着借由如化学机械研磨工艺以 移除过量金属。于此步骤中可适当地电性耦接晶体管的有源区与如Vdd、Vss、位线以及互补位线等线路，并可耦接字线接垫与通道栅晶体管的栅极。步骤450中形成了一第二金属化层。此步骤可采用镶嵌工艺或双镶嵌工艺，其中 于存储单元之上形成一介电层且经过蚀刻以于其内形成设置介层物(via)与线路的数个 开口。这些用于介层物的开口可蚀刻至第一金属化层内的接垫处。接着，可于这些开口内 沉积一金属以形成介层物与线路。并借由如CMP工艺的方法以移除过量金属。于此步骤中 可电性耦接通道栅晶体管的栅极与字线线路。图5示出了依据本发明另一实施例的一双端口静态随机存取存储单元(dual port SRAM cell)500。存储单元500包括设置于一半导体基底内的一第一读取通道栅(read pass-gate)晶体管PG-1A，、一第一写入通道栅(writ印ass-gate)晶体管PG-1B，、一第二读 取通道栅晶体管PG-2A’、一第二写入通道栅晶体管PG-2B’、一第一下拉晶体管PD-1’、一第 二下拉晶体管PD-2’、一第一上拉晶体管PU-1，以及一第二上拉晶体管PU-2’。上述晶体管的有源区的纵轴相平行，因而使得上述晶体管于操作时其电流方向相 平行。另外，第一读取通道栅晶体管PG-1A’、第一写入通道栅晶体管PG-1B’、第一下拉晶体 管PD-1，与第一上拉晶体管PU-1，的有源区对准第二上拉晶体管PU-2，的多晶硅栅极518 与第二下拉晶体管PD-2’的多晶硅栅极520，以使得直线单元内连接物526电性耦接第一读 取通道栅晶体管PG-1A’、第一写入通道栅晶体管PG-1B’、第一下拉晶体管PD-1’以及第一 上拉晶体管PU-1’的有源区与第二上拉晶体管PU-2’的多晶硅栅极518以及第二下拉晶体 管PD-2’的多晶硅栅极520。同样地，第二读取通道栅晶体管PG-2A’、第二写入通道栅晶体 管PG-2B’、第二下拉晶体管PD-2’与第二上拉晶体管PU-2’的有源区则对准第一上拉晶体 管PU-1’的多晶硅栅极510与第一下拉晶体管PD-1’的多晶硅栅极512，使得直线单元内连 接物528可电性耦接第二读取通道栅晶体管PG-2A’、第二写入通道栅晶体管PG-2B’、第二 下拉晶体管PD-2’的有源区，以及第二上拉晶体管PU-2’与第一上拉晶体管PU-1’的多晶 硅栅极510以及第一下拉晶体管PD-1，的多晶硅栅极512。直线单元内连接物526与528则位于半导体基底上如一第0金属层(Metal 0 layer)的第一金属化层的下方。相似于图1A内所示的直线单元内连接物122与124，直线 单元内连接物526与528可借由实体邻近或覆盖个别的多晶硅栅极而电性耦接于各别多晶 硅栅极，并不需要连接栅极与直线单元内连接物的其他接触物。本领域普通技术人员可以 理解到直线单元内连接物以及多晶硅栅极可采用如金属、多晶硅与金属硅化物或其他的导 电材质。上述结构内则定义了一单位存储单元560，如虚线范围所示。上述晶体管电性耦接覆盖于存储单元500的一第一金属化层。此第一金属化层可 相似于如图1B所示的金属化层或者相似于图1B所示的其他金属化层。然而，也可于于第 一金属化层内设置至少两额外的接垫(pad)及/或线路，以因应额外的字线与位线的设置。于一实施例中，第一上拉晶体管PU-1 ’的有源区还借由接触物530而电性耦接Vdd 线路。第一下拉晶体管PD-1’的有源区则借由接触物532电性耦接Vss线路。第一写入通 道栅晶体管PG-1B’的有源区则借由接触物534耦接写入位线(BBL)线路。第一写入通道 栅晶体管PG-1B’的多晶硅栅极514则借由接触物536耦接于写入字线(WL-2)接垫。第一 读取通道栅晶体管PG-1A’的有源区借由接触物538电性耦接读取位线。第一读取通道栅 晶体管PG-1A’的多晶硅栅极516则借由接触物540电性耦接于读取字线接垫。第二上拉晶体管PU-2’的有源区则还借由接触物542而电性耦接Vdd线路。第二下拉晶体管PD-2’的有源区则借由接触物544而电性耦接Vss线路。第二写入通道栅晶体 管PG-2B’的有源区则借由接触物546耦接于互补位线线路。第二写入通道栅晶体管PG-2B’ 的多晶硅栅极522借由接触物548而电性耦接另一写入字线接垫。第二读取通道栅晶体管 PG-2A’的有源区借由接触物550而电性耦接于读取互补位线线路。第二读取通道栅晶体管 PG-2A’的多晶硅栅极524则借由接触物552而电性耦接于另一字线接垫。相似于图1B所示情形，于图5所示的实施例中，读取字线与写入字线位于覆盖第 一金属化层的一第二金属化层(未显示)上，以使得第二金属化层与第一金属化层为一介 电膜层或一内连接构内的其他对等膜层所分隔。上述读取字线借由位于介电层或一内连接 构内的介层物而电性耦接一写入字线接垫，而上述写入字线电性则也采用相似方式而耦接 另一写入字线。在此讨论的线路并不需要位于这些膜层之上或而可能于其他膜层之上。虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普 通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保 护范围当视所附的权利要求所界定的范围为准。
权利要求
一种静态随机存取存储单元，包括一第一下拉晶体管；一第一上拉晶体管；一第一通道栅晶体管；一第二下拉晶体管；一第二上拉晶体管；一第二通道栅晶体管，其中上述晶体管的有源区设置于一基板内，且上述晶体管的有源区相互平行；一第一直线单元内连接物，电性耦接该第一下拉晶体管的有源区、该第一上拉晶体管的有源区及该第一通道栅晶体管的有源区与该第二下拉晶体管的一栅极以及该第二上拉晶体管的一栅极；以及一第二直线单元内连接物，电性耦接该第二下拉晶体管的有源区、该第二上拉晶体管的有源区及该第二通道栅晶体管的有源区与该第一下拉晶体管的一栅极与该第一上拉晶体管的一栅极。
2.如权利要求1所述的静态随机存取存储单元，还包括一第三通道栅晶体管，其中该第三通道栅晶体管的一有源区电性耦接于该第一直线单 元内连接物；以及一第四通道栅晶体管，其中该第四通道栅晶体管的一有源区电性耦接该第二直线单元 内连接物，而其中该第三通道栅晶体管的该有源区的纵轴与该第四通道栅晶体管的该有源 区的纵轴平行于其他晶体管的该有源区的纵轴。
3.如权利要求1所述的静态随机存取存储单元，其中该第二下拉晶体管的该栅极与该 第二上拉晶体管的该栅极为单一且连续栅极，而该第一直线单元内连接物借由覆盖与邻近 该单一且连续栅极的一部分而电性耦接该单一且连续栅极。
4.如权利要求1所述的静态随机存取存储单元，其中该第一下拉晶体管的栅极与该第 一上拉晶体管的栅极为单一且连续的栅极，而该第二线性单元内连接物借由覆盖与邻近该 单一且连续栅极的一部分而电性耦接该单一且连续栅极。
5.如权利要求1所述的静态随机存取存储单元，还包括一第一金属层，包括多个第一层线路，其中所述多个第一层线路的一第一线路电性耦 接该第一通道栅晶体管的该有源区，该第一层线路的一第二线路电性耦接该第一下拉晶体 管的该有源区，该第一层线路的一第三线路电性耦接该第一上拉晶体管的该有源区与该第 二上拉晶体管的该有源区，该第一层线路的一第四线路电性耦接该第二下拉晶体管的该有 源区，以及该第一层线路的一第五线路电性耦接该第二通道栅晶体管的该有源区；以及一第二金属层，包括多个第二层线路，其中该第二层线路的一第一线路电性耦接该第 一通道栅晶体管的该栅极，以及该第二线路的该第二线路电性耦接于该第二通道栅晶体管 的该栅极。
6.如权利要求1所述的静态随机存取存储单元，其中上述晶体管包括鳍型场效应晶体管。
7.一种静态随机存取存储单元，包括多个晶体管，具有平行设置于一半导体基底内的有源区，其中所述多个晶体管包括一第一通道栅晶体管、一第一下拉晶体管、一第一上拉晶体管、一第二上拉晶体管、一第二下 拉晶体管以及一第二通道栅晶体管；一第一单元内连接物，位于半导体基底之上，电性耦接该第一通道栅晶体管的一有源 区、该第一下拉晶体管的一有源区及该第一上拉晶体管的一有源区与该第二上拉晶体管的 一栅极以及该第二下拉晶体管的一栅极，其中该第一单元内连接物为直线；以及一第二单元内连接物，位于半导体基底之上，电性耦接该第二通道栅晶体管的一有源 区、该第二下拉晶体管的一有源区及该第二上拉晶体管的一有源区与该第一上拉晶体管的 一栅极与该第一下拉晶体管的一栅极，其中该第二单元内连接物为直线。
8.如权利要求7所述的静态随机存取存储单元，其中所述多个晶体管还包括一第三通 道栅晶体管与一第四通道栅晶体管，而其中该第一单元内连接物电性耦接该第三通道栅晶 体管的一有源区，而该第二单元内连接物电性耦接该第四通道栅晶体管的一有源区。
9.如权利要求7所述的静态随机存取存储单元，还包括 一第一金属层，包括 一位线，电性耦接该第一通道栅晶体管的该有源区； 一互补位线线路，电性耦接于该第二通道栅晶体管的该有源区； 至少两个Vss线路，其中所述Vss线路之一电性耦接该第一下拉晶体管的该有源区，而 所述Vss线路的另一 Vss线路电性耦接该第二下拉晶体管的该有源区；以及一 Vdd线路，电性耦接该第一下拉晶体管的该有源区与该第二下拉晶体管的该有源区；以及一第二金属层，包括至少两个字线线路，其中所述字线线路之一电性耦接该第一通道 栅晶体管的一栅极，而所述字线线路的另一字线线路则电性耦接该第二通道栅晶体管的该 栅极。
10.如权利要求7所述的静态随机存取存储单元，其中所述多个晶体管包括鳍型场效应晶体管。
11.一种静态随机存取存储单元的制造方法，包括形成多个晶体管于一半导体基底上，所述多个晶体管具有相平行的有源区纵轴，所述 多个晶体管包括一第一下拉晶体管、一第一上拉晶体管、一第二上拉晶体管与一第二下拉 晶体管，其中该第一下拉晶体管与该第一上拉晶体管共用了一第一共同栅极结构，而该第 二下拉晶体管与该第二上拉晶体管共用了一第二共同栅极结构；形成一第一直线单元内连接物与一第二直线单元内连接物，其中该第一直线单元内连 接物电性耦接该第一下拉晶体管的一有源区及该第一下拉晶体管的一有源区与该第二共 同栅极结构，而该第二直线单元内连接物电性耦接该第二下拉晶体管的一有源区及该第二 下拉晶体管的一有源区与该第一共同栅极结构。
12.如权利要求11所述的静态随机存取存储单元的制造方法，还包括形成一第一金属化层，包括多个第一层线路，其中所述多个第一层线路分别电性耦接 所述多个晶体管的有源区之一；以及形成一第二金属化层，包括多个第二层线路，其中所述多个第二层线路分别电性耦接 一第一通道栅晶体管的一栅极结构或一第二通道栅晶体管的一栅极结构。
13.如权利要求11所述的静态随机存取存储单元的制造方法，其中形成所述多个晶体 管包括形成多个鳍型场效应晶体管。
全文摘要
本发明公开了一种静态随机存取存储单元及其制造方法，该单元包括第一下拉晶体管；第一上拉晶体管；第一通道栅晶体管；第二下拉晶体管；第二上拉晶体管；第二通道栅晶体管、第一直线单元内连接物与第二直线单元内连接物。晶体管的有源区设置于基板内且有源区相互平行。第一直线单元内连接物电性耦接第一下拉晶体管、第一上拉晶体管及第一通道栅晶体管的有源区与第二下拉晶体管以及第二上拉晶体管的栅极。第二直线单元内连接物电性耦接第二下拉晶体管、第二上拉晶体管及第二通道栅晶体管的有源区及第一下拉晶体管与第一上拉晶体管的栅极。本发明可省去金属膜层的设置、改善NMOS晶体管、个别地掺杂与调整晶体管以及简化制造工艺。
文档编号H01L27/11GK101840921SQ201010116748
公开日2010年9月22日 申请日期2010年2月9日 优先权日2009年3月20日
发明者张峰铭, 杨列勇, 杨昌达, 王屏薇 申请人:台湾积体电路制造股份有限公司