包括遮光罩的像素传感器元件的制作方法

专利名称：包括遮光罩的像素传感器元件的制作方法
技术领域：
一般而言，本发明涉及像素传感器元件，其制造方法，或其用于制造的设计结构。 更具体来说，本发明涉及用于全域快门模式的背面照射像素传感器元件，带有增强的遮光。
背景技术：
固态传感器是应用在各种技术(包括应用于特定的成像技术)中的流行的光电子 的组件。被用作数码相机内的活动光捕获和成像元件的固态传感器特别常见。可以使用用于活动光捕获和成像元件的多种半导体技术中的任何一种，制造固态 图像传感器。已知电荷耦合器件是比较传统的固态图像传感器光捕获和成像元件。互补金 属氧化物半导体(CMOS)器件提供了用于固态图像传感 器内的再一种基于半导体的活动光 捕获和成像元件。就与其他类型的固态图像传感器相比，基于CMOS的固态图像传感器可以 消耗较少的功率而言，这样的基于CMOS半导体器件的固态图像传感器一般而言是理想的。尽管一般而言固态图像传感器，更具体来说，CMOS图像传感器，在光电子元件制造 技术中是理想的，但是，一般而言还是固态图像传感器；更具体来说CMOS图像传感器，也不 是完全没有问题。具体来说，诸如电荷转移性能增强，以及抗伪光增强之类的性能增强，一 般而言，在固态传感器内，更具体来说，在固态图像传感器内常常是理想的，以便确保准确 而及时的电荷转移和成像特征。最近受到很大的注意的两种有趣的CMOS传感器是背面照射传感器和全域快门传 感器。背面照射传感器从晶片的底部或背面接收光。因此，对来自位于硅上面的金属的传 入光没有干扰。这会产生高的量子效率和高的角响应。全域快门图像传感器可以在同时使 整个阵列曝光的模式下操作，从而消除了图像运动伪像。在全域快门图像传感器中，在曝光 之后和读出之前，在每一个像素中的光电二极管中收集的电荷必须存储在像素内的电容器 上。此电容器必须被遮蔽，以便在读出时入射的光不会添加到存储的电荷中。这是通过遮 光罩来完成的，遮光罩通常是通过连接到电容器或包括电容器的扩散区上方的金属层，以 及由连接到电容器或包括电容器的扩散区下面的离子注入掺杂剂构成的势垒组成的电子 遮蔽所产生的。背面照射成像器技术不常常与全域快门成像器技术相结合，因为难以产生 有效地防止背面光添加到存储在电容器上的电荷中的遮光罩。已知在光电子技术中有各种固态传感器结构和设计，以及其制造方法。例如，Hawkins在美国专利No. 5，244，817中讲述了制造背部照射图像传感器的经 济有效的方法。此特定方法的特征是包括使用牺牲衬底以及随后粘接的载体衬底的层转移 方法。此外，Speckbacher等人，在美国专利No. 5，852，322中讲述了另一种图像传感器 以及用于制造该图像传感器的方法。此特定的图像传感器在图像传感器内包括背部电极接 触。此外，Malinovich等人，在美国专利No. 6，168，965中讲述了经济上可制造的背部
照射图像传感器。此特定的背部照射图像传感器使用玻璃层层叠方法。
更进一步，Aebi等人，在美国专利No. 6，285，018中，讲述了允许低光操作的像素 传感器元件。此特定像素传感器元件使用有效像素传感器的光阴极生成的电子轰击。更进一步，Savoye在美国专利No. 6，489，992中讲述了具有大视野的电荷耦合器 件图像传感器。此特定的图像传感器使用短焦距透镜。最后，Costello等人在美国专利No. 7，005, 637中讲述了具有增强的性能的电子 轰击图像传感器。此特定的电子轰击图像传感器使用可选择的区域背部减薄。固态传感器，包括电荷耦合器件(CXD)图像传感器，具体来说进一步包括互补金 属氧化物半导体(CMOS)图像传感器，随着固态传感器技术的发展，可能受到持续的注意， 重要性也会持续。如此，需要提供改进的性能(包括图像分辨率)的固态传感器，其制造方 法和用于制造其的设计结构，以及相关的组件子结构
发明内容

本发明讲述了用于产生将对于背面照射成像器起作用的遮光罩的结构，如此允许 产生全域快门背面照射成像器。更具体来说，本发明提供了像素传感器元件、用于制造该像 素传感器元件的方法和用于制造像素传感器元件的设计结构。其中包括挡光层的像素传感 器元件，通常，但不排他地，包括互补金属氧化物半导体(CMOS)像素传感器元件。在特定实 施例内，挡光层插入在远离载体衬底的包括光敏区域的第一半导体层和与载体衬底靠近的 并至少部分地包括被挡光层遮蔽的第二晶体管(优选情况下，还包括浮动扩散区)的第二 半导体层之间。在另一个特定实施例内，设置挡光层，使其位于介电隔离金属化叠层内遮蔽 在像素传感器元件内代替浮动扩散区使用的薄膜晶体管和金属绝缘体金属电容器。在任何 一个特定实施例内，挡光层都会避免任何一个具体公开的像素传感器元件内的伪光效应。根据本发明的特定像素传感器元件包括位于载体衬底上方的第二半导体层内的 第二晶体管。此特定像素传感器元件还包括位于第二半导体层和载体衬底上方的第一半导 体层内的光敏区域。此特定像素传感器元件还包括插入在第一半导体层和第二半导体层之 间并遮蔽了第二晶体管的挡光层。根据本发明的另一种特定像素传感器元件包括位于载体衬底上的介电隔离金属 化叠层，包括被挡光层遮蔽的薄膜晶体管和金属绝缘体金属电容器。此另一个特定像素传 感器元件还包括位于介电隔离金属化叠层和载体衬底上并包括光敏区域的半导体层。根据本发明的像素传感器元件的特定设计结构包括在机器可读的介质中实现的 用于设计、制造或测试集成电路的设计结构，所述设计结构包括像素传感器元件，所述像素 传感器元件包括位于载体衬底上方的第二半导体层内的第二晶体管。像素传感器元件还包 括位于所述第二半导体层和载体衬底上方的第一半导体层内的光敏区域。像素传感器元件 还包括插入在第一半导体层和第二半导体层之间并遮蔽了第二晶体管的挡光层。根据本发明的像素传感器元件的另一种特定设计结构包括在机器可读的介质中 实现的用于设计、制造或测试集成电路的设计结构，所述设计结构包括像素传感器元件，所 述像素传感器元件包括位于载体衬底上方的介电隔离金属化叠层，包括被挡光层遮蔽的薄 膜晶体管和金属绝缘体金属电容器。像素传感器元件还包括位于介电隔离金属化叠层和衬 底上并包括光敏区域的半导体层。根据本发明的用于制造像素传感器元件的特定方法包括在牺牲衬底上方形成包括光敏区域的第一半导体层。此特定方法还包括在所述第一半导体层上方形成挡光层。此 特定方法还包括在所述挡光层上方形成第二半导体层，所述第二半导体层至少部分地包括 被所述挡光层遮蔽的第二晶体管。此特定方法还包括在所述第二半导体层上方粘接载体衬 底。此特定方法还包括去除牺牲衬底。根据本发明的用于制造像素传感器元件的另一种特定方法包括在牺牲衬底上方 形成包括光敏区域的第一半导体层。此另一个特定方法还包括在所述第一半导体层上方形 成介电隔离金属化叠层，包括被挡光层遮蔽的薄膜晶体管和金属绝缘体金属电容器。此另 一个特定方法还包括在所述介电隔离金属化叠层上方粘接载体衬底。此另一个特定方法还 包括去除牺牲衬底。


在下面阐述的“具体实施方式
”的上下文内理解本发明的目的、特征和优点。“具 体实施方式”在构成此说明书的材料部分附图的上下文内理解，其中图1显示了 CMOS全域快门成像像素的现有技术的图形。图2显示了背面照射的成像像素的现有技术的图形。图3到图9显示了一系列示意截面图，显示了根据本发明的特定实施例的在半导 体结构内制造CMOS像素传感器元件时的进展阶段的结果。本发明的此特定实施例包括本 发明的第一个一般化实施例。图10到图13显示了一系列示意截面图，显示了根据从本发明的第一个一般化实 施例派生出来的本发明的第一个更加具体的实施例的在半导体结构内制造CMOS像素传感 器元件时的进展阶段的结果。图14到图16显示了一系列示意截面图，显示了根据从本发明的第一个一般化实 施例派生出来的本发明的第二个更加具体的实施例的在半导体结构内制造CMOS像素传感 器元件时的进展阶段的结果。图17显示了示意电路布线图，显示了根据本发明的另一个一般化实施例的CMOS 像素传感器元件。图18显示了根据所述另一个一般化实施例(图17显示了其示意电路布线图)的 半导体结构内的CMOS像素传感器元件的示意截面图。图19是在半导体设计、制造和/或测试中所使用的设计过程的流程图。
具体实施例方式在下面阐述的描述的上下文内理解包括像素传感器元件、用于制造像素传感器元 件的方法和用于制造像素传感器元件的设计结构的本发明。在上文所描述的图形的上下文 内理解下面阐述的描述。由于图形只用于说明，因此，图形不一定是按比例绘制的。图1显示了 CMOS全域快门成像像素的现有技术的图形。图1显示了半导体衬底 100和位于半导体衬底100上的外延层110。在外延层110内包括晶体管结构Tl、T2、T3、 T4和T5，包括源极区/漏极区111。插入在晶体管T2和晶体管T3之间的源极区/漏极区 111用作浮动扩散区，下面有电荷收集遮蔽层122。位于外延层110上的还有覆盖晶体管结 构Tl到T5的介电隔离金属化叠层123，其包括跨越晶体管T2和晶体管T3的遮光罩LS。对齐地位于外延层110内的光电二极管120和针脚层121是滤色层124，还有透镜层125位 于其上面。如图1所示，普通的入射辐射NIR入射到光电二极管120上，但是离轴入射辐射 OAIR入射到遮光罩LS上。在图1内，浮动扩散区作为像素内的存储电容器。由不透明层遮 光罩LS(常常是金属)防止光直接入射到浮动扩散区。在光电二极管下面的半导体衬底深 处生成的电子被电荷收集遮蔽层122(产生静电能垒)防止漂移到浮动扩散区。图2显示了背面照射的成像像素的现有技术的图形。图2显示了载体衬底200。 介电隔离金属化叠层223位于载体衬底200上面。被隔离区域224隔离的半导体区域225 位于介电隔离金属化叠层223上面。部分地包括半导体区域225内的有包括被光电二极管 PD覆盖的源极/漏极区228的晶体管Tl、T2、T3和T4。间隔层226位于半导体层225上 面，滤色层227位于间隔层226上面。从载体衬底200的背面照射此像素。由于硅是半透 明的，特别是在频谱的红色部分，没有办法防止光子直接入射到任何一个扩散区，包括像素 中的源极/漏极扩散区和光电二极管扩散区。如此，普通的入射辐射NIR和轴外的入射辐 射OAIR两者都入射到光电二极管PD和源极/漏极区上。图3到图9显示了一系列示意截面图，显示了根据本发明的特定一般化实施例的 在半导体结构内制造CMOS像素传感器元件时的进展阶段的结果。本发明的此特定一般化 实施例包括本发明的第一个一般化实施例。图3显示了根据本发明的此特定第一个一般化 实施例的在制造的初期阶段半导体结构的示意截面图。图3显示了绝缘体上的半导体(SOI)衬底，包括基座半导体衬底10、在基座半导 体衬底10上形成并位于其上面的第一掩埋介电层12、在第一掩埋介电层12上形成并位于 其上面的第二掩埋介电层14、以及在第二掩埋介电层14上形成并位于其上面的表面半导 体层16。图3中所显示的包括绝缘体上的半导体(SOI)衬底的前述半导体衬底10和层 12/14/16中的每一个都可以包括材料、具有维度，并且使用其它在半导体制造领域的常规 方法形成。例如，基座半导体衬底10和表面半导体层16两者都可以包括多种半导体材料中 的任何一种。非限制性的示例包括硅、锗、硅锗合金、硅碳合金、硅锗碳合金和化合物(即， III-V和II-VI)半导体材料。化合物半导体材料的非限制性示例包括砷化镓、砷化铟和磷 化铟半导体材料。基座半导体衬底10和表面半导体层16可以包括在化学成份、掺杂剂极 性、掺杂剂浓度和晶体取向方面相同的或不同的半导体材料。通常，基座半导体衬底的厚度 从大约0. 6到大约1毫米，而表面半导体层16的厚度从大约1到大约5um。通常，基座半导 体衬底10和表面半导体层16两者都包括硅或硅锗合金半导体材料。第一掩埋介电层12和第二掩埋介电层14两者都可以分别地和独立地包括多种介 电材料中的任何一种。非限制性示例包括，特别是硅的氧化物、氮化物和氮氧化合物，但是， 也不排除其他元素的氧化物、氮化物和氮氧化合物。第一掩埋介电层12和第二掩埋介电层 14中的每一层都可以包括晶态或非晶性的介电材料，晶态介电材料首选。可以使用多种方 法中的任何一种，形成第一掩埋介电层12和第二掩埋介电层14中的每一层。非限制性示 例包括离子注入法、热或等离子氧化或氮化法、化学汽相沉积法和物理汽相沉积法。通常， 第一掩埋介电层12包括厚度从大约10到大约50纳米的四氮化三硅介电材料，而第二掩 埋介电层14包括厚度从大约10到大约50纳米的二氧化硅介电材料。如所属技术领域的 专业人员所理解的，在本实施例内，第一掩埋介电层12用四氮化三硅介电材料构成是可选的，被用来促进随后的半导体衬底10与完整的半导体结构的分离。虽然图3是在包括基座半导体衬底10、第一掩埋介电层12、第二掩埋介电层14 和表面半导体层16的绝缘体上的半导体衬底的上下文中显示本发明的第一一般化实施例 的，但是，无论是本第一一般化的实施例还是本发明都没有如此的限制性。相反，本第一一 般化实施例和另外的一般化实施例，以及从它们产生的随后的更加具体的实施例，也可以 在某些情况下使用块状半导体衬底来实施(在基座半导体衬底10和表面半导体层16具 有相同的化学成份和晶体取向的情况下，可以没有第一掩埋介电层12和第二掩埋介电层 14)。通过使用氢离子注入法，可以使这样的块状半导体衬底容易分离。图4首先显示了通过对图3中所显示的表面半导体层16进行蚀刻而产生的多个 表面半导体层16'。可以使用在半导体制造技术中一般常用的蚀刻法和材料来进行这样的 蚀刻。这样的蚀刻法和材料可以包括，但不一定仅限于，湿的化学蚀刻法和材料，以及干的 等离子蚀刻法和材料。干的等离子蚀刻法一般是首选的，以便向表面半导体层16'提供大 致直的侧壁。图4还显示了在多个表面半导体层16'之间形成的多个隔离区域18。多个隔离区域18可以包括多种隔离材料中的任何一种，通常包括介电隔离材料。 通常，多个隔离区域18包括从可以用于第一掩埋介电层12和第二掩埋介电层14的介电隔 离材料的相同组中选择的介电隔离材料。然而，用于制造隔离区域18的方法可以不同于用 于制造第一掩埋介电层12和第二掩埋介电层14的方法。通常，隔离区域18包括到达第二 掩埋介电层14的二氧化硅或四氮化三硅介电材料，或其合成物或叠片。图4最后还显示了在多个表面半导体层16'内的暴露部分形成的多个掺杂区域 22，其目的是作为与表面半导体层16'的接触，以及与多个接触区22的分离的多个掺杂区 域20，其目的是作为嵌入在多个表面半导体层16'内的光电二极管。每一个光电二极管区域20和每一个接触区22通常都是作为掺杂区域形成的，通常通过离子注入法，具体来说，对于光电二极管区域20，作为η型掺杂区，对于接触区22，作 为P型掺杂区，并包含在表面半导体层16'内，而表面半导体层16'又包括比较轻的ρ型 掺杂半导体材料。在本特定实施例的上下文以及本发明的上下文内，其他掺杂剂极性也是 可以的。通常，接触区22包括从每立方厘米大约IxlO19个到大约5χ102°个ρ掺杂原子的ρ 掺杂剂浓度，而光电二极管区域20包括从每立方厘米大约IxlO15个到大约IxIO17个η掺杂 原子的η掺杂剂浓度，而表面半导体层16'的其余部分包括从每立方厘米大约IxlO13个到 大约IxlO16个的ρ掺杂原子的ρ掺杂剂浓度。如图4的示意截面图所显示的，光电二极管 区域20通常在表面半导体层16'内凹陷了从大约0. 1到0. 5微米的距离D，虽然其他距离 也是可以的。有图4中没有显示的其他潜在掺杂区域，可以包括针脚层，以最小化暗电流， 并促进CMOS像素传感器元件的低光操作。图5显示了对图4的半导体结构的进一步处理的结果。图5显示了对图4的半导体结构进行内腐蚀的结果，计划作为半导体结构的掩膜 内腐蚀。通过内腐蚀，从多个表面半导体层16'得到多个表面半导体层16"，从多个隔离 区域18得到多个隔离区域18'，从多个接触区22，得到多个接触区22'。如图5的示意 截面图所显示的，多个接触区22'包括从表面半导体层16"的较低的表面升起的多个台 面23a。此外，多个表面半导体层16"还包括从表面半导体层16"内的较低的表面升起的并被光电二极管区域20水平地重叠的多个台面23b。通常，每一个台面23a和23b都比表 面半导体层16"的较低的水平部分高出从大约0. 1到大约1微米的高度H，具有从大约0.2 到大约2微米的行距，虽然其他距离也是可以的。可以使用在半导体制造技术中一般常用的方法和材料，对图4的半导体结构进行 这样的掩膜内腐蚀，以提供图5的半导体结构。具体包括，但不一定仅限于，湿的化学蚀刻 法和材料，以及干的等离子蚀刻法和材料。可以与湿的化学蚀刻法或干的等离子蚀刻法一 起使用的相关的掩膜材料可以包括，但不一定仅限于光致抗蚀掩膜材料和硬掩膜材料。图6显示了对图5的半导体结构的进一步处理的结果。图6显示了在表面半导体层16"的暴露部分形成的衬垫层24，包括台面23a和 23b，以及隔离区域18'。图6还显示了位于衬垫层24上并在其上形成的挡光层26。在图 6内，衬垫层24和挡光层26两者都被平面化到台面23a和23b的层面。衬垫层24计划包括绝缘材料。此外，虽然没有具体地显示，挡光层26通常，但不 一定排他地，包括导电材料。可以使用在半导体制造技术中一般常用的，并类似于用于形成图6的半导体结构 内的其他介电层的方法和材料的方法和材料，形成衬垫层24。通常，衬垫层24可以包括厚 度从大约10到大约50纳米的二氧化硅衬垫材料。挡光层26可以包括的材料包括，但不仅限于，具有适当的光阻挡特征并可以使用 一般传统的方法形成的某些金属、金属合金、金属氮化物和金属硅化物。示范性的，但是绝 非限制性的示例包括，钨、钛和钽金属，金属合金、金属氮化物和金属硅化物。通常，挡光层 26的厚度从大约50到大约500纳米。 衬垫层24和挡光层26可以通过将对应的覆盖层平面化到台面23a和23b的层面， 而使用在半导体制造技术中常用的平面化方法。具体包括，但没有限制性，机械平面化方法 和化学机械抛光平面化方法。图7首先显示了接触多个台面23a和23b的多个导体层28。多个导体层28通过 多个介电层30分隔。图7最后显示了在被多个介电层30分隔的多个导体层28上形成的 半导体层32。多个导体层28中的每一个通常并且优选情况下包括的材料和形成方法可以与用 于在半导体结构(图7显示了其示意截面图，诸如，例如，接触层22'或挡光层26)内制造 其他导体结构的材料和方法类似、等效或相同。多个介电层30中的每一个包括的材料和形 成方法可以与图7的半导体结构内的其他电介质材料(诸如，例如，隔离区域18')和方 法类似、等效或相同。最后，半导体层32包括的半导体材料，尺寸，以及形成方法可以与用 于形成，例如，图3中所显示的表面半导体层16的方法和材料类似、等效或相同。理想情况 下，半导体层32是作为单晶体半导体材料层层叠的。或者，半导体层32可以包括多晶半导 体材料。通常，每一个导体层28和介电层30的厚度从大约10到大约40纳米，而半导体层 32的厚度从大约20到大约60纳米。为从图6的半导体结构制造图7的半导体结构，首先从对应的覆盖层形成并蚀刻 导体层28或介电层30中的任何一个，然后，形成关联的覆盖层，并将其平面化，以形成导体 层28和介电层30中的另一个。然后，可以在此产生的中间结构上分层地(即，可能层叠 地)形成半导体层32，以提供图7的半导体结构。
图8显示了对半导体层32进行处理，以形成通道区32'、接触区32〃和浮动扩散 区FD。有浮动扩散区FD插入在被栅极电介质36覆盖的特定通道区32'和栅极38之间以 形成晶体管Tl和T2。还显示了介电层34横向地隔离特定接触层32"。选择通道区32' 的掺杂剂级别，以为晶体管提供适当的阈电压。接触区32"和浮动扩散区FD内的掺杂剂 级别一般是常用的。介电层34可以包括与用于形成隔离区域18'的材料类似的、等效的 或相同的材料，并使用类似的、等效的或相同的方法形成。下面将进一步详细地讨论用于形 成栅极电介质36的方法和材料。用于形成栅极38的方法和材料可以类似于用于形成挡光 层26的方法和材料，也可以包括，但也不不一定仅限于多晶硅栅极材料和多晶硅硅化物栅 极材料。通常，每一个栅极38都具有从大约100到大约300纳米的厚度，虽然其他厚度也 是可以的。图9首先显示了在图8的半导体结构上形成介电隔离金属化叠层40的结果。图 9还显示了层叠到介电隔离金属化叠层40上的载流子晶片42。介电隔离金属化叠层40可以包括一般在半导体制造技术中常用的以及在图9的 示意截面图内没有进一步详细地显示的，但是将在随后的示意截面图中以一般化方式显示 的单个介电层和金属化层。载体衬底42可以包括，但不一定仅限于，计划作为牺牲衬底的 与基座半导体衬底10类似的、等效的或相同的半导体衬底。图9接下来显示了将基座半导体衬底10和第一掩埋介电层12与图8的半导体结 构分开的结果。基座半导体衬底10和第一掩埋介电层12可以与图8的半导体结构分开， 以部分地提供图9的半导体结构，而使用包括但不仅限于对衬底10进行湿法蚀刻，对衬底 10以及第一掩埋介电层12进行机械研磨的方法。通常，第一掩埋介电层12将充当用于去 除衬底10的蚀刻停止层。在去除衬底10之后，第一掩埋介电层12也将被去除。图9接下来显示了在从基座半导体衬底10和第一掩埋介电层12隔断之后在第二 掩埋介电层14上形成的滤色层44，如此提供了完整的半导体结构，该结构包括背部CMOS图 像传感器，包括多个CMOS像素传感器元件。图9还显示了入射到背部CMOS图像传感器内 的特定像素传感器元件上的入射辐射波束46。滤色层44可以包括多种滤色材料中的任何 一种。特定示例包括，但不一定仅限于，否则没有染料的在光学上对入射辐射波束46透明 的染色材料。通常，滤色层44包括红色、绿色和蓝色滤色段，每一段都具有从大约600到大 约1400纳米的厚度。图9显示了根据本发明的特定第一一般化实施例的包括CMOS像素传感器元件的 半导体结构的示意截面图。CMOS像素传感器元件包括插入在表面半导体层16" (S卩，第一 半导体层)内的光电二极管区域20和第二半导体层32内的(至少部分地)晶体管Tl或 T2或浮动扩散区FD之间(并将光电二极管区域20与它们分隔)的挡光层26。由于晶体 管Tl或T2或浮动扩散区FD被遮蔽，防止了入射辐射46照射，此特定第一一般化实施例提 供了半导体结构内的CMOS像素传感器元件的增强的性能。图10到图13显示了一系列示意截面图，显示了根据从前面的本发明的第一个一 般化实施例派生出来的本发明的第一个更加具体的实施例的制造半导体结构时的进展阶 段的结果。图10 —般性地对应于图5，但是，带有台面23a和23b，它们一般性地显示为长形， 比表面半导体层16 “的较低的水平部分高出高度H，该高度H通常从大约0. 4到1. 5微米。图10和图5内的类似或相同的结构或层用相同的符号表示。图11 一般性地对应于图6，并包括计划作为栅极电介质的衬垫层24'，其中，衬垫 层24'位于图10的半导体结构上面，包括台面23a和23b。包括栅极电介质的衬垫层24'，可以包括常用的栅极电介质材料，如硅的氧化物、 氮化物和氮氧化合物，具有在真空中测量的从大约4 (即，通常，二氧化硅)到大约8 ( S卩，通 常，四氮化三硅)的介电常数。或者，衬垫层24'可以一般性地包括介电常数较高的电介 质材料，介电常数从大约8到至少大约100。这样的介电常数较高的电介质材料可以包括， 但不仅限于，二氧化铪、硅酸铪、氧化锆、氧化镧、二氧化钛、钡-锶-钛酸盐(BST)和铅-锆 酸盐-钛酸盐(PZT)。可以使用适合于其组成的材料的多种方法中的任何一种，制成衬垫 层24'。非限制性示例包括热或等离子氧化或氮化法、化学汽相沉积法(包括原子层沉积 法)和物理汽相沉积法。图11还显示了位于台面23b附近的衬垫层24'上的多个间隔件25。间隔件25 计划作为导电间隔件，和作为通道的台面23b和作为栅极电介质的衬垫层24' —起，作为 栅极的间隔件25在图11的半导体结构内提供晶体管Tl。图12对应于图6，显示了被介电间隔件27与导电间隔件25分离的挡光层26'。 介电间隔件27包括介电材料，但可以使用类似于用于制成导体间隔件25的方法的方法来 制成。通常，介电间隔件27的厚度从大约10到大约30纳米。图13显示了对图12中显示了其示意截面图的半导体结构的进一步处理的结果。 图13显示了(即，至少隐含地)图7中所显示的导体层28和介电层30。图13还显示了图 8也显示的通道区32'、接触区32"、浮动扩散区FD和介电层34，以及图8也显示的栅极 电介质36和栅极38。图13显示了根据从本发明的第一个一般化实施例派生出来的第一更具体的实施 例的半导体结构的示意截面图。此特定的更具体的实施例也具有插入在光电二极管区域 20 (在表面半导体层16 ‘ (BP,第一半导体层)内)和半导体结构内的第二半导体层32内 的晶体管T2之间的挡光层26'。此特定的实施例还包括至少部分地在表面半导体层16" 内形成的，并且至少部分地，一般而言，完全不被挡光层26'遮蔽的晶体管Tl。图14到图16显示了一系列示意截面图，显示了根据前面的本发明的第一个一般 化实施例的本发明的第二个更加具体的实施例的在制造半导体结构时的进展阶段的结果。图14对应于图10。图10和图14内的类似或相同的层或结构用相同的符号表示。图15对应于图11和图12，但是，没有导体间隔件25和介电间隔件27，只是有挡 光层26"，除用作挡光层之外，还用作栅极。图16对应于图13，但是，带有在图15和图11或图12之间指出的相同的结构区 另U。图16还指出了晶体管Tl和晶体管T2。图16显示了根据本发明的第一一般化实施例的第二更加具体的实施例的包括 CMOS像素传感器元件的半导体结构的示意截面图。图16的半导体结构内的CMOS像素传感 器元件拥有图13的半导体结构内的CMOS像素传感器元件的遮光优点，但是，不使用分离的 导体间隔件25用作栅极，而是使用挡光层26"用作栅极。图17显示了根据本发明的第二一般化实施例的CMOS像素传感器元件的原理电路 布置图。图17更加具体地显示了光电二极管PD，传输门TG(即，在某些情况下，Tl)晶体管、复位门RG晶体管源极跟随器SF(即，在某些情况下，T2)晶体管和行选择RS晶体管串 联地连接到光电二极管PD的输出。如虚线部分所显示的，并和上面的说明一致，根据前面 的第一一般化实施例的CMOS像素传感器元件将包括插入在传输门TG晶体管和复位门RG 晶体管的共源极和漏极区之间的浮动扩散区FD，以及源极跟随器SF晶体管的栅极。图17 中显示了其原理电路布置图的特定CMOS像素传感器元件不打算在浮动扩散区FD包括遮光 罩，但是，包括以如图17所示的方式连接的薄膜晶体管(TFT)和金属绝缘体金属(MIM)电 容器。薄膜晶体管插入在浮动扩散区(是传输门TG晶体管和复位门RG晶体管的共源极和 漏极区)和源极跟随器SF晶体管的栅极之间。金属绝缘体金属电容器连接到源极跟随器 SF晶体管的栅极和薄膜晶体管。如此，本发明的此第二更加一般化的实施例基本上提供了 隔离电容器作为电荷存储结构，而不是将电荷存储在浮动扩散区FD中。图18显示了由图17显示其原理电路布置图的CMOS像素传感器元件的半导体结 构内的特定实施例。图18显示了滤色层44、第二掩埋介电层14、表面半导体层16"(即， 包括光电二极管区域20、晶体管Tl'和T2'(可以包括，但不一定仅限于传输门TG晶体管 和复位门RG晶体管))，隔离区域18'、介电隔离金属化叠层40和载体衬底42。在图18中 还显示了介电隔离金属化叠层40内的金属化层Μ1、Μ2、Μ3和Μ4，以及通道层CA、VI、V2和 V3。图18最后显示了金属绝缘体金属(MIM)电容器和薄膜晶体管(TFT)。重要的是，此薄 膜晶体管被底层金属层遮光。在图18的例如中，Μ3层被用来遮蔽薄膜晶体管，但是，介电 隔离金属化叠层40内的任何金属层都可以用于此目的。可以使用图3到图8 一般性地显示的相同的牺牲衬底层和载体衬底层叠方法，制 造图18显示了其示意截面图的半导体结构，然而，在半导体层16"只使用传统的平面晶体管。图18显示了根据本发明的第二一般化实施例的包括CMOS像素传感器元件的半导 体结构的示意截面图。根据本发明的第二一般化实施例的CMOS像素传感器元件包括将浮 动扩散区连接到金属绝缘体金属电容器的薄膜晶体管。薄膜晶体管和金属绝缘体金属电容 器被介电隔离金属化叠层40内的挡光层M3遮光。图19显示了用于，例如，半导体设计、制造和/或测试的示范性设计流程900的方 框图。取决于设计的IC的类型，设计流程900可以不同。例如，用于构建专用IC(ASIC)的 设计流程900可以不同于用于设计标准元件的设计流程900。优选情况下，设计结构920是 设计过程910的输入，可以来自IP提供者、核心开发人员，或其他设计公司，也可以由设计 流程的操作员生成，或来自其他来源。设计结构920包括如图9、图13、图16或图17/18以 图表或HDL、硬件描述语言(例如，Veril0g、VHDL、C等等)的形式所示的本发明的实施例。 设计结构920可以包含在一个或多个机器可读的介质中。例如，设计结构920可以是文本文 件或如图9、图13、图16或图17/18所示的本发明的实施例的图形表示。优选情况下，设计 过程910将如图9、图13、图16或图17所示的本发明的实施例合成(或转换)为网表980， 其中，网表980是，例如，线路、晶体管、逻辑门、控制电路、1/0、模型等等的列表，描述了到 集成电路设计中的其他元件和电路的连接，并记录在至少一个机器可读的介质上。这可以 是迭代过程，取决于设计规范和电路的参数，网表980被再合成一次或多次。设计过程910可以包括使用各种输入；例如，来自库元件930的输入，其中，可以 封装一组常用的元件、电路，和器件，包括模型、布局，以及符号表示法，对于给定制造技术(例如，不同的技术节点，32nm、45nm、90nm等等)，设计规范940、特征数据950、验证数据 960、设计规则970，以及测试数据文件985(可以包括测试图形及其他测试信息)。设计过程 910还可以进一步包括，例如，标准电路设计过程，如定时分析、验证、设计规则检查，位置和 布线操作等等。那些集成电路设计技术领域的普通人员可以在不偏离本发明的范围和精神 的情况下，认识到在设计过程910中所使用的可能的电子设计自动化工具和应用程序的范 围。本发明的设计结构不仅限于任何具体的设计流程。优选情况下，设计过程910将如图9、图13、图16或图17/18所示的本发明的实施 例，以及任何另外的集成电路设计或数据(如果适用的话)转换为第二设计结构990。设 计结构990以用于集成电路的布局数据的交换的数据格式和/或符号数据格式驻留在存储 介质上(例如，以GDSII (⑶S2)、GLU OASIS、map文件，或任何其他适当的用于存储这样的 设计结构的格式存储的信息)。设计结构990可以包括诸如，例如，符号数据、map文件、测 试数据文件、设计内容文件、制造数据、布局参数、线路、金属层、通道、形状、通过制造线路 由的数据之类的信息，以及半导体制造商生产如图9、图13、图16或图17/18所示的本发明 的实施例所需的任何其他数据。然后，设计结构990可以进入阶段995，在该阶段，例如，设 计结构990 准备下线，被送交去进行制造，被送交到mask house，被发送到另一个design house，被发回到客户那里等等。本发明的实施例只是本发明的说明，而不作为对本发明的限制。可以对根据实施 例的CMOS像素传感器元件的方法、材料、结构或尺寸进行修改，仍能提供根据本发明，进一 步根据所附的权利要求的像素传感器元件(不必一定 是CMOS像素传感器元件)、其制造方 法或用于制造其的设计结构。
权利要求
一种像素传感器元件，包括位于载体衬底上方的第二半导体层内的第二晶体管；位于所述第二半导体层和所述载体衬底上方的第一半导体层内的光敏区域；以及位于所述第一半导体层和所述第二半导体层之间并遮蔽所述第二晶体管使其免受背面照射的挡光层。
2.根据权利要求1所述的像素传感器元件，进一步包括位于所述第一半导体层内但是 不被所述挡光层遮蔽的第一晶体管。
3.根据权利要求2所述的像素传感器元件，其中，所述挡光层包括所述第一晶体管的 栅极。
4.根据权利要求1所述的像素传感器元件，进一步包括也位于所述第二半导体层内并 被所述挡光层遮蔽的浮动扩散区。
5.一种像素传感器元件，包括位于载体衬底上方的介电隔离金属化叠层，包括被挡光层遮蔽的薄膜晶体管和金属绝 缘体金属电容器；位于所述介电隔离金属化叠层和所述载体衬底上方的半导体层，包括光敏区域。
6.根据权利要求5所述的像素传感器元件，其中，所述挡光层包括所述介电隔离金属 化叠层内的金属化层。
7.根据权利要求5所述的像素传感器元件，其中，除所述光敏区域之外，所述半导体层 还包括至少一个晶体管。
8.根据权利要求5所述的像素传感器元件，其中，所述像素传感器元件被设计为将电 荷从所述浮动扩散区转移通过所述薄膜晶体管并转移到金属绝缘体金属电容器上。
9.一种用于制造像素传感器元件的方法，包括在牺牲衬底上方形成包括光敏区域的第一半导体层；在所述第一半导体层上方形成挡光层；在所述挡光层上方形成第二半导体层，所述第二半导体层至少部分地包括被所述挡光 层遮蔽的第二晶体管；在所述第二半导体层上方粘接载体衬底；以及去除所述牺牲衬底。
10.根据权利要求9所述的方法，其中，形成所述第一半导体层包括至少部分地在所述 第一半导体层内的第一晶体管。
11.根据权利要求10所述的方法，其中，所述第一晶体管不被所述挡光层遮蔽。
12.根据权利要求10所述的方法，其中，所述挡光层用作所述第一晶体管的栅极。
13.根据权利要求9所述的方法，其中，形成所述第二半导体层包括所述第二半导体层 内的浮动扩散区。
14.根据权利要求13所述的方法，其中，所述浮动扩散区被所述挡光层遮蔽。
15.一种用于制造像素传感器元件的方法，包括在牺牲衬底上方形成包括光敏区域的第一半导体层；在所述第一半导体层上方形成介电隔离金属化叠层，包括被挡光层遮蔽的薄膜晶体管 和金属绝缘体金属电容器；在所述介电隔离金属化叠层上方粘接载体衬底；以及 去除所述牺牲衬底。
16.根据权利要求15所述的方法，其中，所述挡光层包括所述介电隔离金属化叠层内的金属化层。
17.根据权利要求15所述的方法，其中，除所述光敏区域之外，所述第一半导体层还包 括至少一个晶体管。
18.根据权利要求15所述的方法，其中，所述像素传感器元件被设计为将电荷从所述 浮动扩散区转移通过所述薄膜晶体管并转移到金属绝缘体金属电容器上。
19.一种在机器可读的介质中实现的用于设计、制造或测试集成电路的设计结构，所述 设计结构包括包括位于载体衬底上方的第二半导体层内的第二晶体管的像素传感器元件； 位于所述第二半导体层和所述载体衬底上方的第一半导体层内的光敏区域；以及 位于所述第一半导体层和所述第二半导体层之间并遮蔽所述第二晶体管使其免受背 面照射的挡光层。
全文摘要
设计了CMOS图像传感器像素传感器元件，用于制造像素传感器元件的方法以及用于制造像素传感器元件的设计结构，用于通过提供遮光免受从所述像素传感器元件内的至少一个晶体管的背面照射，以允许在全域快门模式下进行背面照射。在第一特定一般化实施例中，在包括光敏区域的第一半导体层和至少包括被挡光层遮蔽的第二晶体管或浮动扩散区的第二半导体层之间形成挡光层。在第二一般化实施例中，薄膜晶体管和金属绝缘体金属电容器被用来代替浮动扩散区，并位于载体衬底上的介电隔离金属化叠层中被遮光。
文档编号H01L27/146GK101834194SQ20101012996
公开日2010年9月15日 申请日期2010年3月9日 优先权日2009年3月10日
发明者杰弗里·P·甘比诺, 理查德·J·拉塞尔, 约翰·J·俄里斯-莫纳翰, 马克·D·加菲 申请人:国际商业机器公司