专利名称：增强芯片封装时抗压能力的方法及其芯片的制作方法
技术领域：
本发明涉及半导体制造技术，尤其涉及一种增强芯片封装时抗压能力的方法及其芯片。
背景技术：
以下简单介绍65nm以下半导体器件的制造工艺如图IA所示，在衬基101上形成有源区及间隔有源区的隔离槽102，所述有源区 包括形成于所述衬基101表面上的栅极以及形成于所述衬基101表面下方、所述栅极两侧 的源区和漏区，所述隔离槽102位于所述衬基101表面下方，所述栅极的两侧形成有侧墙 106 ；在图IA中，栅极103a、源区104a和漏区105a形成P型场效应晶体管，栅极103b、 源区104b和漏区105b形成N型场效应晶体管；如图IB所示，在所述衬基101、隔离槽102、栅极及侧墙106的表面上淀积第一金 属层间绝缘层107，抛光该第一金属层间绝缘层107使所述第一金属层间绝缘层107的表面 平坦；如图IC所示，通过光刻、刻蚀，在所述第一金属层间绝缘层107内刻蚀出通孔 108 (vias)，所述通孔108用于形成连接有源区与金属互连线的金属塞；如图ID所示，淀积金属填充所述通孔108，该金属覆盖所述第一金属层间绝缘层 107的表面，接着抛光所述金属，直至露出所述第一金属层间绝缘层107，在所述第一金属 层间绝缘层107内形成金属塞109 ；所述金属为铜；如图IE所示，在所述第一金属层间绝缘层107和金属铜塞109的表面上淀积第一 绝缘介质层110，抛光该第一绝缘介质层110使所述第一绝缘介质层110的表面平坦；如图IF所示，通过光刻、刻蚀，在所述第一绝缘介质层110内刻蚀出通孔111，所述 通孔111用于形成金属互连线，所述金属互连线用于连接所述衬基101上的元件；如图IG所示，淀积金属铜填充所述通孔111，抛光所述金属铜，直至露出所述第一 绝缘介质层110，在所述第一绝缘介质层110内形成第一金属互连线112 ；如图IH所示，淀积第二金属层间绝缘层113，抛光该第二金属层间绝缘层113使所 述第二金属层间绝缘层113的表面平坦；如图II所示，通过光刻、刻蚀，在所述第二金属层间绝缘层113内刻蚀出通孔114， 所述通孔114用于连接所述第一金属互连线112与下一金属互连线；如图IJ所示，淀积金属铜填充所述通孔114，抛光所述金属铜，直至露出所述第二 金属层间绝缘层113，在所述第二金属层间绝缘层113内形成金属铜塞115 ；如图IK所示，采用相同方法制作第二绝缘介质层及其内的第二金属互连线、第三 金属层间绝缘层及其内的金属铜塞、第三绝缘介质层及其内的第三金属互连线、第四金属 层间绝缘层及其内的金属铜塞、第四绝缘介质层及其内的第四金属互连线116，再淀积一钝化层117，该钝化层覆盖整个表面。为减小介电系数(dielectric coefficient)，在65nm以下的半导体器件的制 造工艺中，通过淀积无定形材料(amorphous materials)形成每一层金属层间绝缘层 (intermetal dielectric, IMD)和绝缘介质层。由无定形材料淀积形成的金属层间绝缘 层IMD和绝缘介质层其内存在空洞，因此，这样的金属层间绝缘层IMD和绝缘介质层非常脆 弱，抗压能力差，在后续芯片封装(chippackage)键合引线时，脆弱的金属层间绝缘层IMD 和绝缘介质层容易在压力作用下坍塌，从而使芯片报废。
发明内容
本发明的目的在于提供一种增强芯片封装时抗压能力的方法及其芯片，可提高芯 片抗压力能力，从而提高芯片制造的可靠性(reliability)。为了达到上述的目的，本发明提供一种增强芯片封装时抗压能力的方法，在每一 金属层间绝缘层掩模版的冗余区及每一金属互连线掩模版的冗余区内增设用于形成通孔 的图案，第η金属互连线掩模版的冗余区内增设的图案与第η金属层间绝缘层掩模版的冗 余区内增设的图案相对应，第η+1金属层间绝缘层掩模版的冗余区内增设的图案与第η金 属互连线掩模版的冗余区内增设的图案相对应，其中，η = 1,2,3,……，N。上述增强芯片封装时抗压能力的方法，其中，该芯片包括一衬基、多个依次交替叠 置的金属层间绝缘层和绝缘介质层及一钝化层，使用所述第η金属层间绝缘层掩模版在芯 片第η金属层间绝缘层的冗余区内刻蚀出通孔，使用所述第η金属互连线掩模版在芯片第 η绝缘介质层的冗余区内刻蚀出通孔。上述增强芯片封装时抗压能力的方法，其中，所述第η绝缘介质层的冗余区内的 通孔与所述第η金属层间绝缘层的冗余区内相应的通孔相通，所述第η+1金属层间绝缘 层的冗余区内的通孔与所述第η绝缘介质层的冗余区内相应的通孔相通，其中，η = 1,2, 3，......，Ν0上述增强芯片封装时抗压能力的方法，其中，所述金属层间绝缘层的冗余区内的 通孔与所述绝缘介质层的冗余区内的通孔依次交替叠加从所述衬基延伸至所述钝化层。上述增强芯片封装时抗压能力的方法，其中，所述第η金属层间绝缘层的冗余区 内的各个通孔相互隔离，所述第η绝缘介质层的冗余区内的各个通孔相互隔离。本发明提供的另一技术方案是，一种芯片，包括一衬基、多个依次交替叠置的金属 层间绝缘层和绝缘介质层及一钝化层，该芯片的冗余区内设有至少一金属柱子，所述金属 柱子从所述衬基延伸至所述钝化层，该金属柱子在所述衬基内设有接地端。上述芯片，其中，所述金属柱子与该芯片的其他电路电学隔离。上述芯片，其中，所述金属柱子由所述金属层间绝缘层的冗余区内的金属塞与所 述绝缘介质层的冗余区内的金属线依次交替叠加形成。上述芯片，其中，所述金属柱子为铜柱子。本发明的增强芯片封装时抗压能力的方法及其芯片，芯片冗余区内的铜柱子在芯片封装键合引线的过程中起支撑作用，保护各金属层间绝缘层IMD和绝缘介质层不坍塌， 提高了 65nm以下芯片制造的可靠性；本发明的增强芯片封装时抗压能力的方法及其芯片，不需要额外增加掩模版，只需要对现有技术的掩模版的图案稍作修改即可，不增加制作成本；本发明的增强芯片封装时抗压能力的方法及其芯片，芯片冗余区内的各根铜柱子 从所述衬基一直延伸至所述钝化层，有效防止产生不期望的电容，影响芯片电学性能。
本发明的增强芯片封装时抗压能力的方法及其芯片由以下的实施例及附图给出。图IA 图IK是现有技术中制造65nm以下半导体器件的工艺流程图。图2A 图21是使用本发明增强芯片封装时抗压能力的方法制造65nm以下半导 体器件的工艺流程图。
具体实施例方式以下将结合图2A 图21对本发明的增强芯片封装时抗压能力的方法及其芯片作 进一步的详细描述。本发明增强芯片封装时抗压能力的方法，在每一金属层间绝缘层掩模版的冗余区 及每一金属互连线掩模版的冗余区内增设用于形成通孔的图案，第η金属互连线掩模版的 冗余区内增设的图案与第η金属层间绝缘层掩模版的冗余区内增设的图案相对应，第η+1 金属层间绝缘层掩模版的冗余区内增设的图案与第η金属互连线掩模版的冗余区内增设 的图案相对应，其中，η = 1，2，3，……，N。参见图21，本发明芯片包括一衬基201、多个依次交替叠置的金属层间绝缘层和 绝缘介质层及一钝化层217，该芯片的冗余区内设有至少一金属柱子224，所述金属柱子 224从所述衬基201延伸至所述钝化层217。仍以65nm以下半导体器件的制造工艺为例，详细说明本发明增强芯片封装时抗 压能力的方法及其芯片参见图2A，在衬基201的表面上形成有栅极，所述栅极的两侧形成有侧墙206，在 所述衬基201表面下方、所述栅极的两侧形成有源区和漏区，图2A中，栅极203a、源区204a 和漏区205a形成P型场效应晶体管，栅极203b、源区204b和漏区205b形成N型场效应晶
体管；在所述衬基201的表面下方还形成有隔离槽202，所述隔离槽202用于隔离所述衬 基201上的元件(如，场效应晶体管)；在所述衬基201、隔离槽202、栅极及侧墙206的表面上淀积第一金属层间绝缘层 207，抛光该第一金属层间绝缘层207使所述第一金属层间绝缘层207的表面平坦；接下来要在所述第一金属层间绝缘层207内制作通孔，现有技术中，制作通孔的 目的是为形成连接衬基上的元件与金属互连线的金属塞，而本发明中，在所述第一金属层 间绝缘层207内，除了制作用于连接元件与金属互连线的通孔外，还在所述第一金属层间 绝缘层207的冗余区(dummy area)内制作一些通孔，所述冗余区内的通孔不用于连接元件 与金属互连线；本发明中，在所述第一金属层间绝缘层207内制作通孔的步骤是，在所述第一金 属层间绝缘层207的表面上旋涂一层光刻胶301，在光刻机内，将第一金属层间绝缘层掩模 版302上的图案复制到所述光刻胶301上，如图2B所示，所述第一金属层间绝缘层掩模版302在其冗余区内增加了用于形成通孔的图案，图2B中，所述第一金属层间绝缘层掩模版 302上的图案303a、303b、303c、303d、303e、303f和303g用于形成连接元件与金属互连线的 通孔(现有技术的掩模版上也设有这些图案)，所述第一金属层间绝缘层掩模版302冗余区 内的图案304用于在所述第一金属层间绝缘层207的冗余区内形成通孔(现有技术的掩模 版上未设有该图案)，图2B中，所述第一金属层间绝缘层掩模版302的冗余区内只显示了一 个用于形成通孔的图案，实际上，所述第一金属层间绝缘层掩模版302的冗余区内可包含 多个用于形成通孔的图案，所述第一金属层间绝缘层掩模版302上的图案复制到所述光刻 胶301上后，通过显影、刻蚀，在所述第一金属层间绝缘层207内刻蚀出通孔，接着去除所述 第一金属层间绝缘层207表面上的光刻胶301，完成在所述第一金属层间绝缘层207内制作 通孔的步骤，如图2C所示；在图2C中，通孔208a、208b、208c、208d、208e、208f和208g用于连接元件与金属 互连线，而冗余区内的通孔218的作用不在于连接元件与金属互连线；参见图2D，淀积金属铜填充所述第一金属层间绝缘层207内的所有通孔 ，抛光所 述金属铜，直至露出所述第一金属层间绝缘层207，在所述第一金属层间绝缘层207内形成 金属铜塞；图2D中，对应于所述通孔208a、208b、208c、208d、208e、208f和208g的金属铜塞 分别是209a、209b、209c、209d、209e、209f和209g，对应于所述通孔218的金属铜塞是219 ；参见图2E，在所述第一金属层间绝缘层207和金属铜塞的表面上淀积第一绝缘介 质层210，抛光该第一绝缘介质层210使所述第一绝缘介质层210的表面平坦；接着要在所述第一绝缘介质层210内制作通孔，现有技术中，在所述第一绝缘介 质层210内制作通孔是为了形成金属互连线，形成的金属互连线用于连接所述衬基201上 的元件，而本发明中，在所述第一绝缘介质层210内，除了制作用于形成连接元件的金属互 连线的通孔外，还在所述第一绝缘介质层210的冗余区内制作一些通孔，所述第一绝缘介 质层210冗余区内的各个通孔既互不相通，也不与非冗余区内的通孔相通(非冗余区内有 些通孔是相通的)；在所述第一绝缘介质层210内制作通孔的步骤是，在所述第一绝缘介质层210的 表面上旋涂一层光刻胶401，在光刻机内，将第一金属互连线掩模版402上的图案复制到 所述光刻胶401上，如图2F所示，所述第一金属互连线掩模版402在其冗余区内增加了用 于形成通孔的图案，图2F中，所述第一金属互连线掩模版402上的图案403a、403b、403c、 403d.403e.403f和403g用于形成连接元件的金属互连线的通孔(现有技术的掩模版上也 设有这些图案)，所述第一金属互连线掩模版402冗余区内的图案404用于在所述第一绝缘 介质层210的冗余区内形成通孔(现有技术的掩模版上未设有该图案)，所述第一金属互连 线掩模版402上的图案复制到所述光刻胶401上后，通过显影、刻蚀，在所述第一绝缘介质 层210内刻蚀出通孔，接着去除所述第一绝缘介质层210表面上的光刻胶401，完成在所述 第一绝缘介质层210内制作通孔的步骤，如图2G所示；在图2G中，通孔211a、211b、211c、211d、211e、211f和211g用于形成连接元件的 金属互连线，而冗余区内的通孔220的作用不在于形成连接元件的金属互连线；图2G中，所述第一绝缘介质层210冗余区内的通孔220与所述第一金属层间绝缘 层207冗余区内的金属铜塞219相通；
参见图2H，淀积金属铜填充所述第一绝缘介质层210内的所有通孔，抛光所述金 属铜，直至露出所述第一绝缘介质层210，在所述第一绝缘介质层210的非冗余区内形成金 属互连线212a、212b、212c、212d、212e、212f和212g，在所述第一绝缘介质层210的冗余区 内形成金属线221，所述金属互连线212a、212b、212c、212d、212e、212f和212g用于连接所 述衬基201上的元件，所述金属线221与所述金属铜塞219相通，所述金属线221的作用不 在于连接所述衬基201上的元件；之后，制作第二金属层间绝缘层及其内的金属铜塞，制作第二金属层 间绝缘层及 其内的金属铜塞的方法与制作第一金属层间绝缘层及其内的金属铜塞的方法相同，同样 地，在第二金属层间绝缘层掩模版的冗余区内增加用于形成通孔的图案，在所述第二金属 层间绝缘层的冗余区形成金属铜塞222，该金属铜塞222与所述金属线221相通；制作第二绝缘介质层及其内的金属互连线/金属线的方法与制作第一绝缘介质 层及其内的金属互连线/金属线的方法相同，同样地，在第二金属互连线掩模版的冗余区 内增加用于形成通孔的图案，在所述第二绝缘介质层的冗余区内形成金属线223，所述金属 线223与金属铜塞222相通；采用相同方法制作出第三金属层间绝缘层及其内的金属铜塞、第三绝缘介质层及 其内的金属互连线/金属线、第四金属层间绝缘层及其内的金属铜塞、第四绝缘介质层及 其内的金属互连线/金属线，再淀积一钝化层217，该钝化层覆盖整个表面，如图21所示；各金属层间绝缘层及各绝缘介质层的材料均采用无定形材料。同一金属层间绝缘层冗余区内的各个金属铜塞既互不相通，也不与同一金属层间 绝缘层非冗余区内的金属铜塞相通；同一绝缘介质层冗余区内的各个金属线既互不相通， 也不与同一绝缘介质层非冗余区内的金属线相通；第η绝缘介质层冗余区内的各个金属线 与第η金属层间绝缘层冗余区内相应的金属铜塞相通，第η+1金属层间绝缘层冗余区内的 各个与第η绝缘介质层冗余区内相应的金属线相通，其中η = 1,2,3,……，N ；如图21所 示，这样在芯片的冗余区内形成一根根铜柱子224 (见图21虚线圈)，所述芯片冗余区内的 各根铜柱子之间不形成电连接，即各根铜柱子之间互不相通，所述芯片冗余区内的各根铜 柱子与芯片非冗余区内的金属铜塞、金属互连线之间不形成电连接，即各根铜柱子与芯片 非冗余区内的金属铜塞、金属互连线之间互不相通；所述芯片冗余区内的各根铜柱子从所 述衬基201 —直延伸至所述钝化层217。所述芯片冗余区内的各根铜柱子在所述衬基201内均设有接地端，防止各根铜柱 子之间产生不期望的电容，影响芯片电学性能。所述芯片冗余区内的各根铜柱子起到支撑芯片的作用，大大增强了芯片的抗压力 能力，在后续芯片封装键合引线的过程中，由于存在铜柱子的支撑作用，各金属层间绝缘层 IMD和绝缘介质层不会坍塌，也就不会使芯片报废，提高了 65nm以下芯片制造的可靠性。制作芯片冗余区内的铜柱子不需要额外增加掩模版，只需要对现有技术的掩模版 的图案稍作修改即可，因此，不会增加制作成本。
权利要求
一种增强芯片封装时抗压能力的方法，其特征在于，在每一金属层间绝缘层掩模版的冗余区及每一金属互连线掩模版的冗余区内增设用于形成通孔的图案，第n金属互连线掩模版的冗余区内增设的图案与第n金属层间绝缘层掩模版的冗余区内增设的图案相对应，第n+1金属层间绝缘层掩模版的冗余区内增设的图案与第n金属互连线掩模版的冗余区内增设的图案相对应，其中，n＝1，2，3，……，N。
2.如权利要求1所述的增强芯片封装时抗压能力的方法，其特征在于，该芯片包括一 衬基、多个依次交替叠置的金属层间绝缘层和绝缘介质层及一钝化层，使用所述第n金属 层间绝缘层掩模版在芯片第n金属层间绝缘层的冗余区内刻蚀出通孔，使用所述第n金属 互连线掩模版在芯片第n绝缘介质层的冗余区内刻蚀出通孔。
3.如权利要求2所述的增强芯片封装时抗压能力的方法，其特征在于，所述第n绝缘 介质层的冗余区内的通孔与所述第n金属层间绝缘层的冗余区内相应的通孔相通，所述第 n+1金属层间绝缘层的冗余区内的通孔与所述第n绝缘介质层的冗余区内相应的通孔相 通，其中，n = 1,2,3,……，N。
4.如权利要求3所述的增强芯片封装时抗压能力的方法，其特征在于，所述金属层间 绝缘层的冗余区内的通孔与所述绝缘介质层的冗余区内的通孔依次交替叠加从所述衬基 延伸至所述钝化层。
5.如权利要求3或4所述的增强芯片封装时抗压能力的方法，其特征在于，所述第n金 属层间绝缘层的冗余区内的各个通孔相互隔离，所述第n绝缘介质层的冗余区内的各个通 孔相互隔离。
6.一种芯片，包括一衬基、多个依次交替叠置的金属层间绝缘层和绝缘介质层及一钝 化层，其特征在于，该芯片的冗余区内设有至少一金属柱子，所述金属柱子从所述衬基延伸 至所述钝化层，该金属柱子在所述衬基内设有接地端。
7.如权利要求6所述的芯片，其特征在于，所述金属柱子与该芯片的其他电路电学隔罔。
8.如权利要求6或7所述的芯片，其特征在于，所述金属柱子由所述金属层间绝缘层的 冗余区内的金属塞与所述绝缘介质层的冗余区内的金属线依次交替叠加形成。
9.如权利要求8所述的芯片，其特征在于，所述金属柱子为铜柱子。
全文摘要
本发明涉及增强芯片封装时抗压能力的方法及其芯片，该方法在每一金属层间绝缘层掩模版的冗余区及每一金属互连线掩模版的冗余区内增设用于形成通孔的图案，第n金属互连线掩模版的冗余区内增设的图案与第n金属层间绝缘层掩模版的冗余区内增设的图案相对应，第n+1金属层间绝缘层掩模版的冗余区内增设的图案与第n金属互连线掩模版的冗余区内增设的图案相对应，其中，n＝1，2，3，……，N。本发明的增强芯片封装时抗压能力的方法及其芯片，可提高芯片抗压力能力，从而提高芯片制造的可靠性。
文档编号H01L21/60GK101834153SQ20101015370
公开日2010年9月15日 申请日期2010年4月22日 优先权日2010年4月22日
发明者刘正超, 沈亮, 雷强 申请人:上海宏力半导体制造有限公司