于二晶体管nor结构中的能隙工程电荷捕捉存储器的制作方法

专利名称：于二晶体管nor结构中的能隙工程电荷捕捉存储器的制作方法
技术领域：
本发明主张2008年4月14日申请的美国临时专利申请案第61/124，652号的优 先权，且纳入本文作为参考。本发明与另一美国申请案相关，其名称为“CHARGE TRAPPING DEVICESffITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER”，申请号 11/756，559，申请日为 2007 年 5 月31号，在此提供为参考资料。本发明是关于闪存技术，特别是关于适用于高速擦除及程序化操作的电荷捕捉技 术以适合作为在大规模集成电路中的嵌入存储器使用。
背景技术：
闪存是非挥发集成电路存储器技术的一类。传统的闪存使用浮动栅极存储单元。 随着存储装置的密度提升，浮动栅极存储单元之间越加靠近，储存在相邻浮动栅极中的电 荷交互影响即造成问题，因此形成限制，使得采用浮动栅极的闪存密度无法提升。另一种闪 存所使用的存储单元称为电荷捕捉存储单元，其采用电荷捕捉层取代浮动栅极。电荷捕捉 存储单元是利用电荷捕捉材料，不会如浮动栅极造成个别存储单元之间的相互影响，并且 可以应用于高密度的闪存。典型的电荷储存存储单元包含一场效晶体管(FET)结构，其中包含由通道所分隔 的源极与漏极，以及由介电材料叠层而与通道分离的栅极。其中该介电材料包含隧穿介电 层、电荷储存层、与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成 于硅基材(S)上，隧穿介电层则由氧化硅(0)之上，电荷储存层由氮化硅形成(N)，阻障介电 层由氧化硅(0)形成，而栅极则为多晶硅(S)。此种SONOS装置可采行多种已知的偏压技 术，利用电子隧穿进行程序化，或者利用空穴隧穿、电子释放来进行擦除。为了达成实际擦 除操作所需的速度，隧穿介电层的厚度必须很薄(小于30埃)。然而，在此厚度下，存储单 元的耐力及电荷保持特性相较于传统的浮动栅极技术是较差的。此外，如果具有相对较厚 的隧穿介电层，擦除操作所需的电场亦会导致电子自栅极注射通过阻挡介电层。此电子注 射导致一饱和擦除条件，在此电荷捕捉装置中的电荷阶级收敛至一平衡阶级。可参见由本 案发明人Lu等人所提出的美国专利号7，075，828，标题为“Operation Scheme with charge Balancing Erase for Charge TrappingNon-Volatile Memory，，。然而，假如擦除饱禾口阶级 太高的话，此存储单元反而根本无法被擦除，或是会造成在许多应用中介于程序化与擦除 状态之间的临界边界太小了。电荷捕捉存储单元的研究方向之一为NAND型的结构。举例而言，相关研究有Shin e.al.，“A Highly Reliable S0N0S-type NAND Flash MemoryCell with A1203 or Top Oxide”IEDM，2003 (MANOS)以及 Shin et al.，“A Novel NMD-type M0N0S Memory using 63nm Process Technology fora Multi-Gigabit Flash EEPROMs”， IEEE 2005.。在一 NAND型态的结构中，存储单元是串联排列所以通过串行存储单元的读取电 流可以限制在一定数目之下而读取操作的速度可以被达成。
一个使用浮动栅极存储单元装置用以提供高速读取操作的替代结构是称为NOR 的结构。在一 NOR型态的结构中，存储单元是平行排列于区域位线与参考线之间。如此情 况，读取操作时的电流可以相当的高。然而，任何自此存储单元沿着一给定位线的漏电流可 以干扰成功读取资料的能力。因此，某些NOR结构安排成一个具有两个晶体管(2T)存储单 元结构，其中每一个存储单元举有一存取晶体管，及一个资料储存晶体管彼此串连。此存取 晶体管用来将资料储存晶体管与位线隔离且防止漏电流干扰其它存储单元的读取。图1为一个2T NOR存储单元结构的范例示意图，其类似于Tsao et al.于论文“A Quantitative Study of Endurance Characteristics and ItsTemperature Dependence of Embedded Flash Memory with 2T-FNFN NORDevice Architecture，，，IEEE Transactions on Device materialsReliability, Volume 7，No. 2，June, 2007.。根据此已知技术,一阵 列包含多条存取栅极字符线AG1，AG2，…及多条存储栅极字符线MG1，MG2，…，两者与多 条位线BL1，BL2..正交地排列。一个存储单元单元包含一存取晶体管10及一存储晶体管 11。一存取栅极字符线(如AG2)与存取晶体管的栅极成列地连接，而一存储栅极字符线 (如MG2)与浮动栅极晶体管的控制栅极沿着此列连接。此存取晶体管10的源极与参考线 SL耦接。此浮动栅极晶体管11的漏极与位线(如BLl)耦接。此存取晶体管10和浮动栅 极晶体管11分享一介于其间的终端，是作为浮动栅极晶体管11的源极和存取晶体管10的 漏极。可由图中看出，此结构中的两个单元分享一位线接触12且沿着分享位线接触12的 两侧安排成镜像。此源极线SL通常是与存取栅极字符线平行如图中所示。图2显示使用浮动栅极的基本两晶体管存储单元示意图。此结构是形成于一半导 体主体20上，其通常是晶粒中一个隔离的P型井。此存储单元中的存储晶体管包括一控制 栅极21 (与一存储栅极字符线耦接)，一浮动栅极22，其是使用多晶硅利用不同的沉积与图 案化步骤形成。此浮动栅极22由隧穿介电层23而与半导体主体20分离，此隧穿介电层23 通常是二氧化硅。此浮动栅极22由多晶硅层间介电层24而与控制栅极21分离，此多晶硅 层间介电层24通常是氧化硅/氮化硅/氧化硅结构，以设计用来阻挡由控制栅极与浮动栅 极之间隧穿所导致的漏电流。此存取晶体管包括一存取栅极25及一栅极介电层26于半导 体主体20之上。一个使用η+的掺杂区域做为漏极终端27，且与位线耦接如图1中所示。 一个使用η+的掺杂区域做为源极区域29，是位于存取晶体管的相对侧且与阵列的源极线 SL耦接如图1中所示。一个使用η+的掺杂区域的终端28是位于存取晶体管10和浮动栅 极晶体管U之间，是作为存储晶体管的源极和存取晶体管的漏极。使用浮动栅极存储装置 所产生的问题是，需使用两次多晶硅沉积步骤及增加成本。此外，当存储单元的尺寸缩小时 会产生相邻存储单元之间的干扰问题。这些问题妨碍了此种存储单元作为大型单芯片高密 度装置的嵌入式存储器之用。一种类似的2Τ NOR存储单元结构被揭露于Shimoji等人所提出的美国专利号 5，319，229。在其中Shimoji等人提出使用电荷捕捉存储单元，其可以搭配存取晶体管在相 对低的电压下进行程序化及擦除操作。此Shimoji等人的存储单元，因为是使用低电压进 行程序化及擦除操作，即使是使用低电压来驱动存取晶体管仍非常有可能会遇到储存于存 储晶体管中的电荷干扰问题。本案的发明人曾参与电荷捕捉存储器的研究，其是使用能带加工(bandgap engineered)电荷捕捉技术，称为BE-S0N0S。BE-S0N0S存储单元的多种实施例可参见美国专利7，426，440B2 (Lue)以及美国专利公开号2007/0029625 (Lue等人)。BE-SONOS的特色 为可以在相对低电场的情况下阻止电荷隧穿，而可以在中高电场情况下致能非常有效率的 隧穿。BE-SONOS具有耐用与稳定的特性。因此，有必要提供一种适用于大型单芯片高密度装置的嵌入式存储器，其可以在 相对低的电压下操作及允许高速读取存取，其也仅需要占用装置中非常小的面积及很简单 制造等特性。

发明内容
本发明揭露一种使用BE-SONOS的2T NOR存储单元结构以作为嵌入式存储器之用。本发明是关于一种集成电路装置，根据此结构包括一存储器阵列，具有多条位线 与该阵列中对应的多行存储单元耦接，多条参考线，多条存取栅极字符线与该阵列对应列 中的多个存取栅极耦接，及多条存储栅极字符线与该阵列对应列中的多个存储栅极耦接。 此阵列中的所述存储单元包含各自的存取晶体管及存储晶体管，该存取晶体管具有存取栅 极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与该多条参考线之一之间。 此存储单元中的一存储晶体管包含一半导体主体，包含一具有一通道表面的通道，以及一 介电叠层位于该栅极与该通道表面之间。此介电叠层包含一能隙工程隧穿介电层与该存储 栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排以建立一相对低的价带 能阶于接近该存储栅极(对栅极注射而言)和该通道表面(对通道注射而言)该之一处， 同时在该存储栅极和该通道表面之一处的一第一距离具有一增加的价带能阶，以及在该存 储栅极和该通道表面之一处超过2nm以上的一第二距离处具有一降低的价带能阶。此存储 单元的介电叠层也包含一电荷捕捉介电层介于该隧穿介电层与该栅极和该通道表面的另 一者之间，且具有一大于5nm的厚度，及一阻挡介电层位于该电荷捕捉介电层与该栅极和 该通道表面的该另一者之间。此集成电路的控制电路包括逻辑以读取、程序化及擦除储存 于该阵列的所述存储单元中的资料，以利用使用BE-SONOS的2T NOR存储单元结构的独特 特性所提供的优点，包括此装置在读取操作时此电荷隧穿层会有效低阻止在此相对低电场 情况下的隧穿发生以及未被选取存储单元在程序化和擦除时的隧穿发生，而能够在中等电 场下，致能被选取存储单元或选取区段的程序化和擦除操作时的隧穿发生。此2T NOR存储单元结构可以致能快速读取操作，其中存储单元是平行的连接，且 存储单元中的存储晶体管具有一端点于半导体主体中，及一导电接点直接连接该端点与一 位线，于低操作电压时提供一相对高的电流。使用BE-SONOS结构可以使存储单元中的存取晶体管与存储晶体管两者具有相同 的介电叠层，包括隧穿介电层，以允许此阵列的简单制造及紧密布局。此BE-SONOS结构可 以阻止在低电场下的隧穿发生能力允许存取晶体管可以作为标准的场效装置操作，而不会 在程序化和擦除存储晶体管时捕捉电荷于相同或是邻近的存储单元中。使用BE-SONOS结构可以致能“无接合”的实施例，一存储单元的半导体主体包括 第一及第二掺杂终端由一通道区域分隔而没有发生于其间的接合，且一特定存储单元的该 存储栅极与该存取栅极是彼此相邻且于该通道区域之上。在隧穿介电层与通道表面邻接的实施例中，该控制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的FN电子注射隧穿来程序化该阵列中的存储单元至一高临 界状态，且安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿来 擦除该阵列中的存储单元至一低临界状态。在隧穿介电层与存储栅极邻接的实施例中，该控制电路安排由自该栅极穿越该隧 穿介电层至该电荷捕捉介电层的FN空穴注射隧穿来程序化该阵列中的存储单元至一低临 界状态，且安排由自该栅极穿越该隧穿介电层至该电荷捕捉介电层的FN电子注射隧穿来 擦除该阵列中的存储单元至一高临界状态。替代地，在栅极注射与通道注射的两种实施例中，该控制电路安排由通道热电子 注射来程序化。在替代的通道热电子注射程序化装置中，存取晶体管可以偏压成为一电流 限流器，以在此情况下改善程序化表现及节省功耗。BE-SONOS结构的较大操作区间可以致能实施例中一存储单元储存多重位。此处描述η通道及ρ通道两种实施例。


为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文是搭配较佳实施 例及附图，作详细说明如下，其中图1为已知技术使用非挥发浮动栅极晶体管的2Τ NOR存储单元结构的示意图。图2为使用浮动栅极存储晶体管的2Τ存储单元的剖面示意图。图3为使用一能隙工程介电隧穿层的包含电荷捕捉存储晶体管的2Τ存储单元的 简要示意图。图4提供一个使用图3中的2Τ存储单元的阵列结构布局示意图。图5为2Τ存储单元的剖面示意图，在其中存取晶体管与存储晶体管均是使用相同 的通道注射BE-SONOS晶体管。图6为使用图5中的存储单元结构布局的已知技术的使用BE-SONOS晶体管2Τ NOR结构的存储单元阵列的示意图。图7提供一 2Τ NOR结构嵌入存储器的布局示意图，其是使用图5中的存储单元结 构。图8显示使用“无接合”结构的2Τ存储单元剖面示意图，其中存取晶体管与存储 晶体管均是使用相同的通道注射BE-SONOS晶体管而没有一杂掺杂终端以提供一位于存取 晶体管与存储晶体管之间的接合。图9提供一阵列结构的布局示意图，其是使用图5中的2Τ存储单元结构。图10为低电场下一 BE-SONOS存储晶体管的多层隧穿介电叠层的能阶示意图。图11为高电场下一 BE-SONOS存储晶体管的多层隧穿介电叠层进行空穴隧穿的能 阶示意图。图12显示一适合使用于此处所描述2Τ NOR结构的替代BE-SONOS电荷捕捉存储 晶体管的栅极叠层简化示意图。图13显示一典型具有隧穿介电层邻接通道的η通道BE-SONOS存储晶体管于擦除 及程序化时的临界电压分布图。图14及图15显示读取η通道、通道注射的BE-SONOS存储晶体管的2Τ存储单元的调整偏压，其中图14是读取高Vt，图15是读取低Vt。图16和图17分别显示存储单元于一正电压进行FN电子隧穿程序化所选取存储 单元与非选取存储单元于使用η通道、通道注射的BE-SONOS存储晶体管的调整偏压，其中 图16是+FN程序化，图17是+FN未选取存储单元。图18显示一使用η通道BE-SONOS存储晶体管的2Τ存储单元的NOR结构进行FN 空穴隧穿区段擦除操作的擦除调整偏压，即-FN区段擦除。图19和图20分别显示存储单元于一低电压大小进行FN电子隧穿程序化所选取 存储单元与非选取存储单元于使用η通道BE-SONOS存储晶体管的调整偏压，其中图19是 +FN程序化，图20是+FN未选取存储单元。图21和图22分别显示存储单元于一低电压大小进行FN通道热电子注射程序化 所选取存储单元与非选取存储单元于使用η通道BE-SONOS存储晶体管的调整偏压，其中图 21是CHE程序化，图22是CHE未选取存储单元。图23显示一包含在栅极注射结构中使用能隙工程介电隧穿层的电荷捕捉存储晶 体管的2Τ存储单元的简要示意图。图24为栅极注射结构中2Τ存储单元替代实施例结构的简要示意图，在其中存取 晶体管的栅极介电层是使用与存储晶体管相同的介电叠层。图25显示使用“无接合”结构的2Τ存储单元剖面示意图，其中存取晶体管与存储 晶体管均是使用相同的栅极注射BE-SONOS晶体管而没有一杂掺杂终端以提供一位于存取 晶体管与存储晶体管之间的接合。图26显示一典型栅极注射的η通道BE-SONOS存储晶体管于擦除及程序化时的 临界电压分布图。图27及图28显示读取η通道、栅极注射的BE-SONOS存储晶体管的2Τ存储单元 的调整偏压，其中图27是读取低Vt，图28是读取高Vt。图29和图30分别显示存储单元于一正电压进行FN电子隧穿程序化所选取存储 单元与非选取存储单元于使用η通道、栅极注射的BE-SONOS存储晶体管的调整偏压，其中 图29是+FN程序化，图30是+FN未选取存储单元。图31显示一使用η通道BE-SONOS存储晶体管的2Τ存储单元的NOR结构进行FN 电子隧穿区段擦除操作的擦除调整偏压，即-FN区段擦除。图32和图33分别显示存储单元于一通道热电子注射程序化所选取存储单元与非 选取存储单元于使用η通道栅极注射的BE-SONOS存储晶体管的调整偏压，其中图32是CHE 程序化，图33是CHE未选取存储单元。 图34显示存储单元于一通道热电子注射程序化所选取存储单元于η通道栅极注 射的BE-SONOS存储晶体管的“无接合” 2Τ存储单元的调整偏压，即CHE程序化。图35及图36显示读取ρ通道、通道注射的BE-SONOS存储晶体管的2Τ存储单元 的调整偏压，其中图35是读取高Vt，图36是读取低Vt。图37和图38分别显示存储单元于进行FN电子隧穿程序化所选取存储单元与非 选取存储单元于使用P通道、通道注射的BE-SONOS存储晶体管的调整偏压，其中图37是 +FN程序化，图38是+FN未选取存储单元。图39显示一使用ρ通道、通道注射的BE-SONOS存储晶体管的2T存储单元的NOR
10结构进行FN空穴隧穿区段擦除操作的擦除调整偏压，即-FN区段擦除。图40和图41分别显示读取ρ通道、栅极注射的BE-SONOS存储晶体管的2T存储 单元的调整偏压，其中图40是读取低Vt，图41是读取高Vt。图42和图43分别显示存储单元于进行FN电子隧穿程序化所选取存储单元与 非选取存储单元于使用P通道、栅极注射的BE-SONOS存储晶体管的调整偏压，其中图42 是-FN程序化，图43是-FN未选取存储单元。图44显示一使用ρ通道、栅极注射的栅极注射的BE-SONOS存储晶体管的2T存储 单元的NOR结构进行FN电子隧穿区段擦除操作的擦除调整偏压，即+FN区段擦除。图45是可应用本发明使用BE-SONOS存储单元于一 2T NOR结构的集成电路的简 化方块图。
具体实施例方式本发明各实施例的详细说明请一并参考图3至图45。图3为使用一能隙工程介电隧穿层的包含电荷捕捉存储晶体管的2T存储单元的 简要示意图。此存储单元是形成于一半导体主体100上，且包含一存取晶体管及一存储晶 体管。此存取晶体管包括一通道101、一源极102及一漏极终端103。一栅极介电层104于 通道101之上，而一栅极105于栅极介电层104之上。此存储晶体管包括一通道110、一源 极终端103及一漏极112邻近通道、一栅极118于一作为电荷捕捉结构的多层介电层叠层 之上，此电荷捕捉结构包含一阻挡介电层、电荷捕捉层及一隧穿层。在此范例中，此电荷捕 捉层与隧穿层连接，但是也可以其它方式放置于隧穿层与栅极之间。类似地，此阻挡介电层 与电荷捕捉层连接，但是也可以其它方式放置于电荷捕捉层与栅极之间。在此实施例中栅极105和118，包括ρ+多晶硅。但也可以使用N+多晶硅。其它实 施例中，栅极可使用金属、金属化合物或前二者的组合，像是钼、氮化钽、金属硅化物、铝或 其它金属或金属化合物栅极材料(如钛、氮化钛、钽、钌、铱、二氧化钌、二氧化铱、钨、氮化 钨及其它物材料)。于某些实施例中，较佳是使用功函数大于4电子伏特的材料，更佳是使 用功函数大于4. 5电子伏特的材料。各种可应用在栅极终端的高功函数材料可参见美国专 利第6，912，163号。所述材料通常是使用溅镀或物理气相沉积技术来沉积，且可利用活性 离子蚀刻来进行图案化。在图3所示的实施例中，隧穿介电层包含复合材料，包括第一层113，在此称为空 穴隧穿层，是二氧化硅层于通道110表面之上，可利用如现场蒸汽产生(in-situ steam generation, ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入 一氧化氮的方式来进行氮化。此第一层113中的二氧化硅的厚度是小于20埃，最好是小于 等于15埃。在一代表性实施例中为10或是12埃。氮化硅层114(称为能带补偿层)是位于第一层113之上，且其是利用像是低压化 学气相沉积LPCVD的技术，于680°C下使用二氯硅烷(dichl0r0Silane，DCS)与氨的前驱物 来形成。于其它替代工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮 前驱物来形成。氮化硅层114的厚度是小于30埃，且较佳为25埃或更小。第二二氧化硅层115 (称为隔离层)是位于氮化硅层114之上，且其是利用像是 LPCVD高温氧化物HTO沉积的方式形成。第二二氧化硅层115是小于35埃，且较佳为25埃 或更小。第一处的价带能阶是可使电场足以诱发空穴隧穿通过该第一处与半导体主体接口间的薄区域，且其亦足以提升第一处后的价带能阶，以有效消除第一处后的经处理的隧穿 介电层内的空穴隧穿现象。此种结构除了可达成电场辅助的高速空穴隧穿外，其亦可在电 场不存在或为了其它操作目的(像是从存储单元读取资料或程序化邻近的存储单元)而仅 诱发小电场的情形下，有效的预防电荷流失通过经工程隧穿阻障结构。因此，于一代表性的装置中，经工程隧穿阻障结构是由超薄氧化硅层01 (例如小 于等于15埃)、超薄氮化硅层m (例如小于等于30埃)以及超薄氧化硅层02(例如小于 等于35埃)所组成，且其可在和半导体主体的接口起算的一个15埃或更小的补偿下，增加 约2. 6电子伏特的价带能阶。由一低价带能阶区域(高空穴隧穿阻障)与高传导带能阶， 02层可将m层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于 第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能阶，以使其有效 地消除空穴隧穿阻障。因此，02层并不会严重干扰电场辅助的空穴隧穿，同时又可增进经 工程隧穿阻障结构在低电场时阻绝电荷流失的能力。关于介电隧穿层的详细说明请同时配合参考图10和图11。于本实施例中，一电荷捕捉层116包括厚度大于等于50埃的氮化硅，举例来 说，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷 捕捉材料与结构，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物， 包括内嵌纳米粒子的捕捉层等等。2006年11月23号公开，名称为“Novel Low Power Non-Volatile Memory andGate Stack”，发明人为 Bhattacharyya 的美国专利申请公开号 第US2006/0261401A1号揭露了多种可使用的电荷捕捉材料。在此实施例中的阻挡介电层117是氧化硅，此阻挡介电层320的厚度是大于等于 50埃，且包含在某些实施例中90埃，且可以使用将氮化硅进行湿式转换的湿炉管氧化工 艺。在其它实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。在一代表性的实施例中，此第一层113可以是大约13埃厚的氧化硅，此能带补偿 层114可以是大约20埃厚的氮化硅，此隔离层115可以是大约25埃厚的二氧化硅，此介电 电荷捕捉层116可以是大约70埃厚的氮化硅，而此阻挡介电层117可以是大约90埃厚的 二氧化硅。而栅极材料可以是P+多晶硅(其功函数为5. 1电子伏特)。图4提供一 2T NOR结构嵌入存储器的布局示意图，其是使用图3中的存储单元结 构。此布局的上层包含图案化的金属线201-206其连接作为阵列的位线，对应于图1中的 位线BL1-BL3。这些图案化的金属线201-206在图式中是透视的以显示出下层的更多细节， 但是沿着阵列的长度延伸。这些图案化的金属线201-206通过层间介电层中的介层孔的接 触窗(如金属线的接触207和208)与半导体基板中作为存储单元的存储晶体管的漏极的 掺杂区域(如区域217)连接。多晶硅线可以安排与图案化的金属线201-206正交以提供 存储栅极字符线(如209和210)及存取栅极字符线(如211和212)。一图案化的金属线 213作为此阵列的源极线，对应于图1中的源极线SL。此图案化的金属线213通过接触窗 (未示)与下方半导体基板中作为存储单元的存取晶体管的源极的掺杂区域(如区域215) 连接。介于存取栅极字符线与存储栅极字符线之间的掺杂区域(如区域214)，如同上述的， 提供介于存取晶体管与存储晶体管之间的接合。在布局图式中标示为圆圈220的一个单元 存储单元，包含一存取晶体管与一存储晶体管之间耦接有作为源极线的图案化金属线213 和作为位线的图案化金属线202。此存取晶体管与存储晶体管排列方式可以在替代实施例
12中被调换，即存储晶体管在其源极与源极线耦接，而存取晶体管在其漏极与位线耦接。在此例示实施例中，此栅极介电层(图3中的104)在存取晶体管是利用单层氧化 硅或是其它合适的栅极介电层材料实施。然而，存储晶体管的介电叠层(图3中的117-113) 如上述是包括电荷捕捉结构。因此，在此装置的工艺步骤中，由方块216所代表的一图案化 步骤被使用以允许产生不同型态的介电叠层于栅极与基板之间。因为此图案化步骤是必须 的，介于存取栅极字符线212与存储栅极字符线210之间的距离(如221)必须足够大以 加入掩膜未对准的因素。图5为2T存储单元替代实施例结构的简要示意图，在其中存取晶体管的栅极介电 层是使用与存储晶体管相同的介电叠层。如图4中所示，此存取晶体管包括一栅极118a、一 阻挡介电层117a、一电荷捕捉层116a及一隧穿介电层包括115a、114a和113a。除此之外， 此结构与图3中的类似。此图5中的结构可行是因为此隧穿介电层的特性可以在此2T存 储单元操作时所遭遇的中等电场时有效地阻挡电荷的隧穿。因此，当作为2T存储单元的存 取晶体管使用时其可以操作为一般的场效晶体管。此外，与图3中的结构相较与图5中的 结构是较佳的因为制造此单元存储单元所需的面积被减少。此面积的减少是因为不需要额 外提供因为两种不同的介电叠层于同一 2T存储单元中掩膜未对准的因素偏移的区域。图6为使用图5中的存储单元结构的2T NOR结构的存储单元阵列的示意图。可 以图中看出，图6的布局是与图1的已知技艺类似，除了存取晶体管是利用与存储单元相同 的非挥发存储单元结构之外。图6布局中的单元存储单元包含存取晶体管15其具有一作 为栅极介电层的BE-SONOS介电叠层，及一 BE-SONOS存储晶体管16其具有一作来储存资料 的BE-SONOS介电叠层。一存取栅极字符线(如AG2)与存取晶体管的栅极成列地连接，而 一存储栅极字符线(如MG2)与浮动栅极晶体管的控制栅极沿着此列连接。此存取晶体管 15的源极与参考线SL耦接。此存储晶体管16的漏极与位线(如BLl)耦接。此存取晶体 管15和存储晶体管16分享一介于其间的终端，是作为存储晶体管16的源极和存取晶体管 15的漏极。可由图中看出，此结构中的两个单元分享一位线接触17且沿着分享位线接触 17的两侧安排成镜像。此源极线SL通常是与存取栅极字符线平行如图中所示。图7提供一 2T NOR结构嵌入存储器的布局示意图，其是使用图5中的存储单元结 构。因为其结构是和图4类似，所以使用相同的参考标号。然而，布局图案216并未使用于 图7的结构中，因为存取栅极字符线(如211、212)下方的介电叠层是与存储栅极字符线 (如210、209)下方的介电叠层相同。因此，由箭头230所代表的介于存储栅极字符线210 与存取栅极字符线212之间的距离可以显著地缩小，导致一较小的整体阵列面积。图8显示此2T存储单元一个更高密度的替代实施例结构，使用任何“无接合”结 构。图8中的2T存储单元是利用与图5中的2T存储单元一样使用存取晶体管的栅极介电 层与存储晶体管相同的介电叠层。所以使用相同的层次参考标号以强调结构的类似。然 而，在图8中并没有栅极间掺杂区域(图5中的103)。而是一个连续的通道区域106自源 极终端102延伸至漏极终端112。图9提供一 2T NOR结构嵌入存储器的布局示意图，其是使用图8中的存储单元结 构。因为其结构是和图4和图7类似，所以使用相同的参考标号。然而，布局图案216并未 使用于图9的结构中，因为存取栅极字符线(如211、212)下方的介电叠层是与存储栅极字 符线(如210、209)下方的介电叠层相同。此外，在存取栅极字符线与存储栅极字符线之间基板中的区域(如231)并没有包括一掺杂区域，而是如前述的无接合。因此，单元存储单 元240及介于存储栅极字符线210与存取栅极字符线212之间的距离可以非常小，导致一 更小的整体阵列面积。图10为低电场下包含图3层113-115叠层的介电隧穿结构的传导带与价带的能 阶示意图，图中可看出一 “U形”传导带与一“倒U形”价带。由图右侧开始，半导体主体的 能隙乃于区域30，空穴隧穿层113的价带与传导带乃于区域31，补偿层114的能隙乃于区 域32，隔离层115的价带与传导带乃于区域33，而电荷捕捉层116的价带与传导带乃于区 域34。由于区域31、32、33内隧穿介电层的传导带相较于能陷的能阶而言较高，故捕捉于电 荷捕捉区34的电子(以一个圆圈内包着负号来表示)并无法隧穿至通道内的传导带。电 子隧穿的机率与隧穿介电层内“U形”传导带下的区域相关联，也与具有能陷的能阶的一条 至通道的水平线上的区域相关联。因此，在低电场的条件下，电子隧穿现象不太可能发生。 相同地，区域30内通道的价带中的空穴则受到区域31、32、33全部厚度以及通道接口处高 空穴隧穿阻障高度的阻挡，以致其无法隧穿至电荷捕捉层(区域34)。空穴隧穿的机率与隧 穿介电层内“反U形”价带上的区域相关联，也与具有通道的能阶的一条至电荷捕捉层的水 平线下的区域相关联。因此，在低电场的条件下，空穴隧穿现象不太可能发生。在一代表性 实施例中，其中空穴隧穿层包括二氧化硅，约4. 5电子伏特的空穴隧穿能障高度可防止空 穴隧穿。氮化硅内的价带仍维持在低于通道内的价带1.9电子伏特，因此，隧穿介电结构 的区域31、32、33内的价带仍远低于通道区域30内的价带。据此，本发明一实施例所描述 的隧穿层具有能带补偿特征，包括位于半导体主体接口处的薄区域(区域31)内相对较大 的空穴隧穿能障高度，以及距通道表面不到2纳米处的第一位置的价带能阶37的增加。此 外，由提供具有相对高隧穿能障高度材料的薄层(区域33)，能带补偿特征也包括与通道分 开的第二位置的价带能阶38的减少，形成反U形的价带形状。相类似地，由选择相同的材 料，传导带是具有一 U形的形状。图11显示为了诱发空穴隧穿(于图3中，01层的厚度约为15埃)，于隧穿区域 31中施加约-12百万伏特/公分的电场下介电隧穿结构的能带图。于电场中，价带由通道 表面处向上倾斜。因此，在离通道表面一补偿距离处，隧穿介电结构内的价带于价带能阶中 明显的增加，同时在图中可见其增加到高过通道区域的价带内的能带能量。因此，当区域内 (于图3中的阴影区域)的价带能阶与隧穿叠层内倾斜的反U形价带上的价带能阶之间的 面积减少时，空穴隧穿的机率将大幅增加。于高电场下，能带补偿可有效地由隧穿介电层处 消除区域32内的补偿层与区域33内的隔离层的阻障效应。因此，在相对小电场(例如E 小于14百万伏特/公分)下，隧穿介电层可以产生较大的空穴隧穿电流。隔离层(区域33)将补偿层(区域32)与电荷捕捉层(区域34)隔离开，对于电 子与空穴在低电场下，此可增加有效阻障能力，并增进电荷维持。于本实施例中，补偿层(区域32)的厚度必须够薄，以致其具有可忽略的电荷捕捉 效能。此外，补偿层为介电层而不具导电性。因此，对于使用氮化硅的实施例，补偿层的厚 度较佳是小于30埃，而更佳是为25埃或更小。对于采用二氧化硅的实施例来说，空穴隧穿区域31的厚度应小于18埃，且较佳是 小于15埃。举例来说，于一较佳实施例中，空穴隧穿区域31为13埃或10埃的二氧化硅， 且其是经过如前所述的氮化处理，以得到超薄氮氧化硅。，隧穿阻障介电层可使用氧化硅、氮氧化硅及氮化硅的组合材 料，且其中各层之间并无明显的过渡状态，只要该种组合材料可提供前述的反U形价带。而 在离有效空穴隧穿所需的通道表面该补偿距离处，隧穿介电层的价带能阶具有变化。此 外，其它材料的组合也可应用于能带补偿技术中。对于SONOS型存储器的隧穿阻障介电层来说，其重点在于提高“空穴隧穿”的效能 而非电子隧穿，且目前此问题也已有了解决方案。举例来说，对于利用厚度够薄的二氧化硅 来提供较大的空穴隧穿的隧穿阻障结构而言，其厚度将会因为太薄而无法有效阻障电子隧 穿引起的电荷流失。而由工程适当的处理则可增进电子隧穿的效能。据此，利用能隙工程 将可提升利用电子隧穿而进行的程序化以及利用空穴隧穿而进行的擦除操作。因为介电隧穿层中的U形价带和U形导电带结果，此隧穿层可以有效地作为像是 一开关，其在当电场低于一临界阶级时(例如E小于8百万伏特/公分)是关闭的而基本 上不允许隧穿发生，而在电场高于一临界阶级时则是允许高效率的隧穿发生。可以把此 临界阶级想成电场的大小影响此隔离层33的隧穿机率变得不重要或是很小。因为使用 BE-SONOS存储晶体管，此存取晶体管及存储晶体管可以在此布局中更紧密的放置，因为由 存取晶体管栅极电压所诱发的存储晶体管的电荷储存结构内的电场，并不会导致存储单元 中的严重电荷捕捉分布来影响操作。此外，如同上述的2T NOR结构，可以实现使用BE-SONOS存储晶体管及存取晶体管 具有与BE-SONOS存储晶体管相同的介电叠层。使用BE-SONOS存储晶体管及存取晶体管， 可以能够操作存取晶体管在一电压下而不会导致产生高于存取晶体管隧穿介电层的临界 电场。如此，存取晶体管不会捕捉到可以足够改变其操作临界电压的电荷。图12显示一适合使用于2T NOR结构的替代BE-SONOS电荷捕捉存储晶体管的栅 极叠层简化示意图，显示于一擦除程序时的动态电场。此栅极叠层包含一空穴隧穿层43、能 带补偿层44、以及一隔离层45，其组合是作为此装置的介电隧穿层。一电荷捕捉层46在此 显示于介电隧穿层之上。一阻挡介电层包含一多层叠层的缓冲层47A及覆盖层47B以将栅 极48与电荷捕捉层46分隔。在擦除程序时，电场会由施加于存储单元的通道和栅极的偏压 Vw和\诱发，导致一穿过介电隧穿层43、44和45的电场ETUN50以及一穿过阻挡介电层47A 和47B的电场EB 51。此穿过介电隧穿层的电场Etun 50大小足以诱发空穴隧穿电流52至 电荷捕捉层46中。而因为其较高的介电常数比3. 9/k，造成穿过阻挡介电层的覆盖层47B 的电场Eb51大小相对于穿过阻挡介电层的氧化硅缓冲层47A的大小被等比例减少了，其中 3. 9是二氧化硅的介电常数而k则是覆盖层47B的介电常数。因此，因为栅极48的电子亲 和性，相对较低的电场Eb 51及阻挡介电层47A/47B的厚度，电子隧穿电流53被有效的阻 挡，允许较大的存储区间而不会有擦除饱和效应。在此所教示的存储装置可以在擦除时施 加至栅极和半导体主体偏压足够低的情况下，产生相对小电场(例如E小于14百万伏特/ 公分)穿越隧穿介电层，而在阻挡介电层具有一相对应的较低电场。在此处所描述的存储单元范例中，为了在低于20伏特获得一合理的操作速度(程 序化及擦除)，此介于栅极与通道之间的多层叠层的整体等效氧化层厚度(EOT)(例如，高 介电系数层-0-Ν-0-Ν-0，及高介电系数层-0-N-0)应小于160埃。此能隙工程(BE)ONO隧 穿阻障层或是单一氧化硅隧穿氧化层的等效氧化层厚度(EOT)通常在40到55埃范围之 间，最好是在45到50埃范围之间，及氮化硅电荷捕捉层的等效氧化层厚度(EOT)通常在25
15到40埃范围之间，最好是在30到35埃范围之间。因此，此处所描述的存储单元其多层叠 层(例如氧化硅缓冲层和氧化铝)的整体等效氧化层厚度(EOT)是小于95埃，最好是在75 到85埃范围之间。图13显示一典型具有隧穿介电层邻接通道的η通道BE-SONOS存储晶体管，具有 一正栅极电压的FN电子注射隧穿来程序化该阵列中的存储单元至一高临界状态，且具有 一负栅极电压的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态，其存储单 元(位)数目与临界电压的关系图。此標示于图中的参考电压Vref可以使用作为一字符 线电压以区别程序化和擦除状态的晶体管。在此例示中，一个合适的Vref大约是IV，高临 界状态所对应的临界电压是大于2. 5V而低临界状态所对应的临界电压是小于-IV。图14-图22显示如图5中所示的存储单元的调整偏压，其中存储晶体管具有与图 13中所示类似的程序化及擦除状态特性。图14显示读取存储单元的一代表性调整偏压， 其中此存储晶体管具有一高临界状态，显示在图中为在电荷捕捉层302标示有一个“e-”记 号。图14所显示的存储单元包括一存取晶体管具有存取栅极AG和一存储晶体管具有存储 栅极MG。存取晶体管与存储晶体管两者的介电叠层包含一阻挡介电层301、一电荷捕捉层 302及一隧穿介电层303，其中隧穿介电层具有之前所描述的多层结构。此存储单元也包含 一 η+掺杂的源极终端304其与源极线SL耦接，一 η+掺杂的晶体管间终端305及一 η+掺 杂的漏极终端306其与位线BL耦接。存取晶体管的通道区域310是位于源极终端304与 晶体管间终端305之间的ρ型半导体主体中。存储晶体管的通道区域311是位于晶体管间 终端305与漏极终端306之间的ρ型半导体主体中。此半导体主体可以利用ρ型井中的方 式实施，与大块硅由三层井或是其它方式隔离。替代地，此半导体主体可以是绝缘层覆硅结 构或是其它隔离结构其可以被以图标中的方式偏压。图14-图22包括相同的基本图标以 显示各种不同的调整偏压。因此，图14中的描述在合适的情况下可以适用于其它的图中且 不会重复描述。图14中的调整偏压包括施加一例如为3. 3伏特的电压至存取栅极，参考电压Vref 至存储栅极，将源极线接地及施加约1伏特的漏极电压至位线。此结果是一反转层会开启 此存取晶体管的通道310 (在附图中标示为靠近通道表面的斜线区域)。然而，存储晶体管 的高临界状态会阻止存储晶体管的通道311开启(在图式中标示为靠近通道表面的没有斜 线区域)。因此，假如存储单元被程序化至一高临界状态，则存储单元的位线会在此偏压情 况下被感应为关闭状态。施加通过存取晶体管的相对低的3. 3伏特电压是低于允许电荷隧 穿至存取晶体管的电荷捕捉层所需的阶级。类似地，在读取操作时，并没有导致存储单元的 电荷捕捉分布。图15中的调整偏压包括施加一代表性调整偏压以读取存储单元，此存储晶体管 是在低临界状态，显示在图中为在电荷捕捉层302标示有一个“h+”记号。图15中的所示 的调整偏压包括施加例如为3. 3伏特的电压至存取栅极，参考电压Vref至存储栅极，将源 极线接地及施加约1伏特的漏极电压至位线。此结果是开启此存取晶体管的通道310，且， 存储晶体管的低临界状态亦会导致存储晶体管的通道311开启。因此，假如存储单元是在 一低临界(擦除)状态，则存储单元的位线会在此偏压情况下被感应为开启状态。施加通 过存取晶体管的相对低的3. 3伏特电压是低于允许电荷隧穿至存取晶体管的电荷捕捉层 所需的阶级。类似地，在读取操作时，并没有导致存储单元的电荷捕捉分布。
图16和图17分别显示存储单元于一正电压进行FN程序化所选取存储单元的调 整偏压。图16中显示对所选取存储单元的调整偏压，而图17中显示对沿着所选取存储单 元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。对所选取存储单元进行FN 程序化的调整偏压包括浮接或是替代地施加OV至源极线、施加OV或是低于临界电压至阵 列中的存取栅极字符线、施加OV或是类似的参考电压至所选取存储单元的位线、以及施加 OV或是类似的参考电压至所选取存储单元的半导体主体。施加一个约15V的程序化电压 Vpp至存储栅极字符线。Vpp的范围可以介于12V到20V视此存储单元介电叠层的等效氧 化层厚度而定。此结果是一反转层会开启此存储晶体管的通道311，其建立由施加于位线及 半导体主体约OV所决定的电压阶级。因此，电场被建立通过隧穿介电层其诱发电子隧穿进 入电荷捕捉层，增加了此选取存储单元的临界电压。图17中显示显示对沿着所选取存储单元相同存储栅极字符线方向上的另一未被 选取存储单元的调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压，例如是 +5V。举例而言，抑制电压的范围可以介于+4V到+8V。其结果导致通道311的反转层具有 一电压阶级约相当于此抑制电压。此由程序化电压Vpp与抑制电压的差值所导致的未被选 取存储单元通过隧穿介电层的电场，仍维持在可以产生大量电子隧穿的一阶级之下。因此， 沿着所选取存储单元相同存储栅极字符线方向上的其它存储单元的程序化干扰可以被避 免。未被选取存储单元栅极字符线是偏压在一个接近OV的电压阶级。对与选取存储单元 分享位线的其它存储单元而言，通过隧穿介电层的电场，仍维持在低于隧穿临界之下。图18显示一区段擦除操作的擦除调整偏压。于区段擦除时，此区段中的位线及源 极线是保持浮接的。施加OV或是合适的参考电压至半导体主体。此区段的存取栅极字符线 也是施加OV或是其它合适的参考电压。此区段的存储栅极字符线是与例如是约-15V的擦 除电位Vers耦接。在代表性的系统中擦除电位Vers的范围可以介于-12V到-19V之间。 此区段擦除调整偏压界造成一通过介电隧穿层的电场，其可以导致自通道至电荷捕捉结构 的空穴隧穿，以诱发此存储单元在此区段的低临界状态。图19和图20分别显示存储单元于一正电压进行FN隧穿程序化所选取存储单元 的调整偏压，其是使用一分井电压技术可以大幅地降低电荷磊于此装置中所需产生的电压 大小。此方案可以帮助将此2T NOR阵列整合成嵌入式存储器。图19中显示对所选取存储 单元的调整偏压，而图20中显示对沿着所选取存储单元相同存储栅极字符线方向上的未 被选取存储单元的调整偏压。对所选取存储单元进行程序化的调整偏压包括浮接或是替代 地施加OV至源极线、施加-5V或是保持栅极和通道电压低于临界电压至阵列中的存取栅极 字符线、施加负的井电位Vwell，例如-5V至所选取存储单元的位线和半导体主体。藉由施 加Vpp-1 Vwell I至存储栅极字符线以产生一个约15V的程序化电压Vpp通过此存储单元。 此结果是一反转层会开启此存储晶体管的通道311，其建立在此范例中由施加于位线及半 导体主体约-5V所决定的电压阶级。因此，电场被建立通过隧穿介电层其诱发电子隧穿进 入电荷捕捉层，增加了此选取存储单元的临界电压。图20中显示显示对沿着所选取存储单元相同存储栅极字符线方向上的另一未被 选取存储单元的分井程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制 电压，例如是0V。其结果导致通道311的反转层具有一电压阶级约相当于此抑制电压。此 由存储栅极字符线与抑制电压的差值所导致的未被选取存储单元通过隧穿介电层的电场，仍维持在可以产生大量电子隧穿的一阶级之下。因此，沿着所选取存储单元相同存储栅极 字符线方向上的其它存储单元的程序化干扰可以被避免。未被选取存储单元栅极字符线也 是偏压在一个接近-5V的电压阶级。对与选取存储单元分享位线而没有分享相同存储栅极 字符线的其它存储单元而言，通过隧穿介电层的电场，仍是维持在低于隧穿临界之下。图21和图22分别显示存储单元于使用通道热电子注射所选取存储单元进行程序 化的代表性调整偏压。图21中显示对所选取存储单元的调整偏压，而图22中显示对沿着 所选取存储单元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。对所选取 存储单元进行程序化的调整偏压包括施加OV或是一合适的参考电压至源极线和半导体主 体、施加+5V至阵列中的存取栅极字符线。施加一个约+IOV的程序化电压Vpp至存储栅极 字符线。此结果是一反转层会开启此存储晶体管的通道311，而施加于所选取存储单元漏 极的偏压约+5V。因此，电场被建立通过隧穿介电层其诱发通道中的热电子注射进入电荷捕 捉层，增加了此选取存储单元的临界电压。在替代的实施例中，施加于阵列中存取栅极字符线的电压可以被设置靠近于此存 储单元的临界电压，所以此存取晶体管的通道310并不会达到完全反转，可以在CHE程序化 时作为一电流限流器。此偏压技术可以调整程序化速度及节省功耗。图22显示对沿着所选取存储单元相同存储栅极字符线方向上的未被选取存储单 元的程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压，例如是0V。 其可以防止电流于通道311中的反转层，且抑制热电子注射。因此，沿着所选取存储单元相 同存储栅极字符线方向上的其它存储单元的程序化干扰可以被避免。未被选取存储单元存 储栅极字符线及未被选取存储单元存取栅极字符线皆是偏压在一个接近OV的电压阶级。 对与选取存储单元分享位线而没有分享相同存储栅极字符线的其它存储单元而言，通过隧 穿介电层的电场，仍是维持在低于隧穿临界之下。图23显示一包含在栅极注射结构中使用能隙工程介电隧穿层的电荷捕捉存储晶 体管的2T存储单元的简要示意图。栅极注射模式可以为存储单元产生绝佳的耐力，因为栅 介电层上的应力(在这些实施例中是阻挡介电层)被减少，其结果是，减少了在长时间操作 装置下在接口所产生的接口状态。此存储单元形成于一半导体主体400之上，包含一存取 晶体管及一存储晶体管。此存取晶体管包括一通道401、一源极402及一漏极终端403。一 栅极介电层404于通道401之上，而一栅极405于栅极介电层404之上。此存储晶体管包 括一通道410、一源极终端403及一漏极412邻近通道、一栅极418于一作为电荷捕捉结构 的多层介电层叠层之上，此电荷捕捉结构包含一阻挡介电层413、电荷捕捉层414及一能隙 工程介电隧穿层。在此范例中，此电荷捕捉层与隧穿层连接，但是也可以其它方式放置于隧 穿层与通道表面之间。类似地，此阻挡介电层在此例示中与电荷捕捉层连接，但是也可以其 它方式放置于电荷捕捉层与通道表面之间。在图23所示的实施例中，隧穿介电层包含复合材料，包括第一层417，载此称为空 穴隧穿层，是二氧化硅层邻接于栅极418。之后，一层416(称为能带补偿层)是氮化硅是 位于第一层417的二氧化硅之上，此氮化硅层416的厚度是小于30埃，且较佳为25埃或更 小。第二二氧化硅层415 (称为隔离层)是位于氮化硅层416之上，此第二二氧化硅层 415是小于35埃，且较佳为25埃或更小。此种结构除了可达成电场辅助的高速栅极注射空
18穴隧穿外，其亦可在电场不存在或为了其它操作目的(像是从存储单元读取资料或程序化 邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经工程隧穿阻障结 构。图24为栅极注射结构中2T存储单元替代实施例结构的简要示意图，在其中存取 晶体管的栅极介电层是使用与存储晶体管相同的介电叠层。如图24中所示，此存取晶体管 包括一栅极418a、一阻挡介电层413a、一电荷捕捉层414a及一隧穿介电层包括417a、416a 和415a。除此之外，此结构与图23中的类似。图25显示此栅极注射结构中2T存储单元一个更高密度的替代实施例结构，使用 任何“无接合”结构。图25中的2T存储单元是利用与图24中的2T存储单元一样使用存 取晶体管的栅极介电层与存储晶体管相同的介电叠层。所以使用相同的层次参考标号以强 调结构的类似。然而，在图25中并没有掺杂区域403。而是一个连续的通道区域406自源 极终端402延伸至漏极终端412。图26显示对一典型的具有临接栅极的隧穿介电结构的η通道BE-SONOS存储晶体 管的存储单元(位)数目与临界电压的关系图，其中包含由具有一正栅极偏压所诱发的FN 空穴隧穿导致的一程序化状态所对应的低临界值，与由具有一负栅极偏压所诱发的FN电 子隧穿导致的一擦除状态所对应的高临界值。此标示于图中的电压Vref可以作为一字符 线电压以建立程序化及擦除状态晶体管。在此例示中，一个合适的Vref大约是+2. 5V，此 高临界状态所对应的临界电压是大于约+4V，而此低临界状态所对应的临界电压是小于约 +IV。图27-图34显示如图24中所示的存储单元的栅极注射调整偏压，其中存储晶体 管具有与图26中所示类似的程序化及擦除状态特性。图27显示读取存储单元的一代表 性调整偏压，其中此存储晶体管被程序化至一低临界状态，显示在图中为在电荷捕捉层502 标示有一个“h+”记号。图27所显示的存储单元包括一存取晶体管具有存取栅极AG和一 存储晶体管具有存储栅极MG。存取晶体管与存储晶体管两者的介电叠层包含一阻挡介电 层503、一电荷捕捉层502及一隧穿介电层501与存储栅极邻接，其中隧穿介电层具有之前 所描述的多层结构。此存储单元也包含一 η+掺杂的源极终端504其与源极线SL耦接，一 η+掺杂的晶体管间终端505及一 η+掺杂的漏极终端506其与位线BL耦接。存取晶体管 的通道区域510是位于源极终端504与晶体管间终端505之间的ρ型半导体主体中。另一 存取晶体管的通道区域511是位于晶体管间终端505与漏极终端506之间的ρ型半导体主 体中。此半导体主体可以利用P型井中的方式实施，与大块硅由三层井或是其它方式隔离。 替代地，此半导体主体可以是绝缘层覆硅结构或是其它隔离结构其可以被以图标中的方式 偏压。图27-图34包括相同的基本图标以显示各种不同的调整偏压。因此，图27中的描 述在合适的情况下可以适用于其它的图中且不会重复描述。图27中的调整偏压包括施加一例如为3伏特的电压至存取栅极，参考电压Vref 至存储栅极，将源极线接地及施加约1伏特的漏极电压至位线。此结果是一反转层会开启 此存取晶体管的通道510 (在图式中标示为靠近通道表面的斜线区域)。此外，存储晶体管 的低临界状态也会将存储晶体管的通道511开启。因此，假如存储单元被程序化至一低临 界状态，则存储单元的位线会在此偏压情况下被感应为开启状态。施加通过存取晶体管的 相对低的3伏特电压是低于允许电荷隧穿至存取晶体管的电荷捕捉层所需的阶级。类似地，在读取操作时，并没有导致存储单元的电荷捕捉分布。图28中的调整偏压包括施加一代表性调整偏压以读取存储单元，此存储晶体管 是在高临界状态，显示在图中为在电荷捕捉层502标示有一个“e_”记号。图28中的所示 的调整偏压包括施加例如为3伏特的电压至存取栅极，参考电压Vref至存储栅极，将源极 线接地及施加约1伏特的漏极电压至位线。此结果是开启此存取晶体管的通道510，且，存 储晶体管的高临界状态会阻止存储晶体管的通道311的开启。因此，假如存储单元是在一 高临界(擦除)状态，则存储单元的位线会在此偏压情况下被感应为关闭状态。施加通过 存取晶体管的相对低的3伏特电压是低于允许电荷隧穿至存取晶体管的电荷捕捉层所需 的阶级。类似地，在读取操作时，并没有导致存储单元的电荷捕捉分布。图29和图30分别显示存储单元于一正电压进行FN空穴隧穿程序化所选取存储 单元的调整偏压。图29中显示对所选取存储单元的调整偏压，而图30中显示对沿着所选 取存储单元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。对所选取存储单 元进行程序化的调整偏压包括浮接或是替代地施加OV至源极线、施加OV或是低于临界电 压至阵列中的存取栅极字符线、施加OV或是类似的参考电压至所选取存储单元的位线、和 施加OV或是类似的参考电压至半导体主体。施加一个约15V的程序化电压Vpp至存储栅 极字符线，Vpp的范围可以介于12V到20V，视此存储单元介电叠层的等效氧化层厚度而定。 此结果是一反转层会开启此存储晶体管的通道511，其建立由施加于位线及半导体主体约 OV所决定的电压阶级。因此，电场被建立通过隧穿介电层其诱发栅极注射空穴隧穿进入电 荷捕捉层，降低了此选取存储单元的临界电压。图30中显示显示对沿着所选取存储单元相同存储栅极字符线方向上的另一未被 选取存储单元的程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压， 例如是+5V，抑制电压的范围可以介于+4V到+8V。其结果导致通道511的反转层具有一电 压阶级约相当于此抑制电压。此由程序化电压Vpp与抑制电压的差值所导致的未被选取存 储单元通过隧穿介电层的电场，仍维持在可以产生大量电子隧穿的一阶级之下。因此，沿着 所选取存储单元相同存储栅极字符线方向上的其它存储单元的程序化干扰可以被避免。未 被选取存储单元栅极字符线也是偏压在一个接近OV的电压阶级。对与选取存储单元分享 位线而没有分享相同存储栅极字符线的其它储存单元而言，通过隧穿介电层的电场，仍是 维持在低于隧穿临界之下。图31显示一区段擦除操作的擦除调整偏压。于区段擦除时，此区段中的位线及 源极线是保持浮接的。施加OV或是合适的参考电压至半导体主体。此区段的存取栅极字 符线也是施加OV或是其它合适的参考电压。此区段的存储栅极字符线是与例如是约-15V 的擦除电位Vers耦接。在代表性的系统中擦除电位Vers的范围可以介于-12V到-19V之 间。此区段擦除调整偏压造成一通过介电隧穿层的电场，其可以导致自栅极至电荷捕捉结 构的电子隧穿，以诱发此存储单元在此区段的高临界状态。图32和图33分别显示存储单元于使用通道热电子注射以将所选取存储单元程序 化至高临界状态的代表性调整偏压。图32中显示对所选取存储单元的调整偏压，而图33中 显示对沿着所选取存储单元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。 对所选取存储单元进行程序化的调整偏压包括施加OV或是一合适的参考电压至源极线和 半导体主体、施加+5V至阵列中的存取栅极字符线。施加一个约+IOV的程序化电压Vpp至存储栅极字符线。此结果是一反转层会开启此存储晶体管的通道511，而施加于所选取存储 单元漏极的偏压约+5V。因此，电场被建立通过阻挡介电层其诱发通道中的热电子注射进入 电荷捕捉层，增加了此选取存储单元的临界电压。在使用此程序化偏压的装置中，一栅极注 射FN空穴隧穿偏压可以用来擦除，允许区段擦除的过程。在替代的实施例中，施加于阵列中存取栅极字符线的电压可以被设置靠近于此存 储单元的临界电压，所以此存取晶体管的通道510并不会达到完全反转，可以在CHE程序化 时作为一电流限流器。此偏压技术可以调整程序化速度及节省功耗。图33显示对沿着所选取存储单元相同存储栅极字符线方向上的未被选取存储单 元的程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压，例如是0V。 其可以防止电流于通道511中的反转层，且抑制热电子注射。因此，沿着所选取存储单元相 同存储栅极字符线方向上的其它存储单元的程序化干扰可以被避免。未被选取存储单元存 储栅极字符线及未被选取存储单元存取栅极字符线皆是偏压在一个接近OV的电压阶级。 对与选取存储单元分享位线而没有分享相同存储栅极字符线的其它存储单元而言，通过介 电叠层的电场，仍是维持在低于隧穿临界之下。图34显示存储单元于使用通道热电子注射以将所选取存储单元程序化的代表性 调整偏压，其是使用任何“无接合”栅极注射结构，具有连续的通道区域515介于与位线及 源及线耦接的终端之间。此偏压包括施加OV或是一合适的参考电压至源极线和半导体主 体、施加+5V至阵列中的存取栅极字符线。施加一个约+IOV的程序化电压Vpp至存储栅极 字符线。此结果是一反转层会开启此存取栅极晶体管以下的通道515及一反转层会开启 此存储栅极晶体管以下的通道515。而施加于所选取存储单元漏极的偏压约+5V。因此，电 场被建立通过阻挡介电层其诱发通道中的热电子注射进入电荷捕捉层，增加了此选取存储 单元的临界电压。在此实施例中，最高侧向电场的位置或许会较图33中装置的更靠近存储 栅极中央处，如图中所示的箭头位置，其类似于源极侧注射过程。如此导致一较高的注射效 率。图35-图39显示一个此处所描述的使用ρ通道、通道注射的2T NOR结构实施例 的调整偏压。图35显示读取存储单元的一代表性调整偏压，其中此存储晶体管被程序化至 一高临界状态，显示在图中为在电荷捕捉层602标示有一个“e_”记号。图35所显示的存 储单元包括一存取晶体管具有存取栅极AG和一存储晶体管具有存储栅极SG。存取晶体管 与存储晶体管两者的介电叠层包含一阻挡介电层601、一电荷捕捉层602及一隧穿介电层 603，其中隧穿介电层具有之前所描述的多层结构。此存储单元也包含一 ρ+掺杂的源极终 端604其与源极线SL耦接，一 ρ+掺杂的晶体管间终端605及一 ρ+掺杂的漏极终端606其 与位线BL耦接。存取晶体管的通道区域610是位于源极终端604与晶体管间终端605之 间的η型半导体主体中。存储晶体管的通道区域611是位于晶体管间终端605与漏极终端 606之间的η型半导体主体中。此半导体主体可以利用η型井中的方式实施，与大块硅由三 层井或是其它方式隔离。替代地，此半导体主体可以是绝缘层覆硅结构或是其它隔离结构 其可以被以图标中的方式偏压。图35-图39包括相同的基本图标以显示各种不同的调整 偏压。因此，图39中的描述在合适的情况下可以适用于其它的图中且不会重复描述。图35中的调整偏压包括施加一例如为_6伏特的电压至存取栅极，参考电压Vref 至存储栅极，将源极线接地及施加约-1伏特的漏极电压至位线。对Ρ通道存储单元而言，
21其Vref可以例如是-3V。此结果是一反转层会开启此存取晶体管的通道610 (在图式中标 示为靠近通道表面的斜线区域)。然而，存储晶体管的高临界状态(例如大于约-2V)会使 存储晶体管的通道611开启。因此，假如存储单元被程序化至一高临界状态，则存储单元的 位线会在此偏压情况下被感应为开启状态。施加通过存取晶体管的相对低的_6伏特电压 是低于允许电荷隧穿至存取晶体管的电荷捕捉层所需的阶级。类似地，在读取操作时，并 没有导致存储单元的电荷捕捉分布。图36中的调整偏压包括施加一代表性调整偏压以读取存储单元，此存储晶体管 是在低临界状态(例如小于约-4. 5V)，显示在图中为在电荷捕捉层标示有一个“h+”记号。 图36中的调整偏压包括施加一例如为_6伏特的电压至存取栅极，参考电压Vref至存储栅 极，将源极线接地及施加约-1伏特的漏极电压至位线。结果是导致此存取晶体管的通道 610开启。然而，存储晶体管的低临界状态防止使存储晶体管的通道611开启。因此，假如 存储单元被程序化至一低临界(擦除)状态，则存储单元的位线会在此偏压情况下被感应 为关闭状态。施加通过存取晶体管的相对低的_6伏特电压是低于允许电荷隧穿至存取晶 体管的电荷捕捉层所需的阶级。类似地，在读取操作时，并没有导致存储单元的电荷捕捉分 布。图37和图38分别显示存储单元于一负电压进行FN空穴隧穿程序化所选取存储 单元的调整偏压。图37中显示对所选取存储单元的调整偏压，而图38中显示对沿着所选 取存储单元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。对所选取存储单 元进行程序化的调整偏压包括浮接或是替代地施加OV至源极线、施加OV或是高于临界电 压至阵列中的存取栅极字符线、施加OV或是类似的参考电压至所选取存储单元的位线、和 施加OV或是类似的参考电压至半导体主体。施加一个约-15V的程序化电压Vpp至存储栅 极字符线，Vpp的范围可以介于-12V到-20V，视此存储单元介电叠层的等效氧化层厚度而 定。此结果是一反转层会开启此存储晶体管的通道611，其建立由施加于位线及半导体主体 约OV所决定的电压阶级。因此，电场被建立通过隧穿介电层其诱发通道注射空穴隧穿进入 电荷捕捉层，降低了此选取存储单元的临界电压。图38中显示显示对沿着所选取存储单元相同存储栅极字符线方向上的另一未被 选取存储单元的程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压， 例如是-5V，抑制电压的范围可以介于-4V到-8V。其结果导致通道611的反转层具有一电 压阶级约相当于此抑制电压。此由程序化电压Vpp与抑制电压的差值所导致的未被选取存 储单元通过隧穿介电层的电场，仍维持在可以产生大量电子隧穿的一阶级之下。因此，沿着 所选取存储单元相同存储栅极字符线方向上的其它存储单元的程序化干扰可以被避免。 未被选取存储单元栅极字符线也是偏压在一个接近OV的电压阶级。对与选取存储单元分 享位线而没有分享相同存储栅极字符线的其它存储单元而言，通过介电叠层的电场，仍是 维持在低于隧穿临界之下。图39显示一区段擦除操作的擦除调整偏压。于区段擦除时，此区段中的位线及源 极线是保持浮接的。施加OV或是合适的参考电压至半导体主体。此区段的存取栅极字符线 也是施加OV或是其它合适的参考电压。此区段的存储栅极字符线是与例如是约+15V的擦 除电位Vers耦接。在代表性的系统中擦除电位Vers的范围可以介于+12V到+19V之间。 此区段擦除调整偏压界造成一通过介电隧穿层的电场，其可以导致自通道至电荷捕捉结构的电子隧穿，以诱发此存储单元在此区段的高临界状态。图40-图44显示一个此处所描述的使用ρ通道、栅极注射的2T NOR结构实施例 的调整偏压。图40显示读取存储单元的一代表性调整偏压，其中此存储晶体管被程序化至 一低临界状态，显示在图中为在电荷捕捉层702标示有一个“h+”记号。图40所显示的存 储单元包括一存取晶体管具有存取栅极AG和一存储晶体管具有存储栅极SG。存取晶体管 与存储晶体管两者的介电叠层包含一阻挡介电层703、一电荷捕捉层702及一隧穿介电层 701，其中隧穿介电层是邻接栅极且具有之前所描述的多层结构。此存储单元也包含一 ρ+ 掺杂的源极终端704其与源极线SL耦接，一 ρ+掺杂的晶体管间终端705及一 ρ+掺杂的漏 极终端706其与位线BL耦接。存取晶体管的通道区域710是位于源极终端704与晶体管间 终端705之间的η型半导体主体中。存储晶体管的通道区域711是位于晶体管间终端705 与漏极终端706之间的η型半导体主体中。此半导体主体可以利用η型井中的方式实施， 与大块硅由三层井或是其它方式隔离。替代地，此半导体主体可以是绝缘层覆硅结构或是 其它隔离结构其可以被以图标中的方式偏压。图40-图44包括相同的基本图标以显示各 种不同的调整偏压。因此，图40中的描述在合适的情况下可以适用于其它的图中且不会重 复描述。图40中的调整偏压包括施加一例如为_3伏特的电压至存取栅极，参考电压Vref 至存储栅极，将源极线接地及施加约-ι伏特的漏极电压至位线。此结果是一反转层会开启 此存取晶体管的通道710 (在附图中标示为靠近通道表面的斜线区域)。此外，存储晶体管 的低临界状态会使存储晶体管的通道711关闭。因此，假如存储单元被擦除至一低临界状 态，则存储单元的位线会在此偏压情况下被感应为关闭状态。施加通过存取晶体管的相对 低的_3伏特电压是低于允许电荷隧穿至存取晶体管的电荷捕捉层所需的阶级。类似地，在 读取操作时，并没有导致存储单元的电荷捕捉分布。图41中的调整偏压包括施加一代表性调整偏压以读取存储单元，此存储晶体管 是在高临界状态，显示在图中为在电荷捕捉层标示有一个“e_”记号。图41中的调整偏压 包括施加一例如为_3伏特的电压至存取栅极，参考电压Vref至存储栅极，将源极线接地及 施加约-1伏特的漏极电压至位线。结果是导致此存取晶体管的通道710开启。此外，存储 晶体管的高临界状态也会使存储晶体管的通道711开启。因此，假如存储单元被程序化至 一高临界(程序化)状态，则存储单元的位线会在此偏压情况下被感应为开启状态。施加 通过存取晶体管的相对低的_3伏特电压是低于允许电荷隧穿至存取晶体管的电荷捕捉层 所需的阶级。类似地，在读取操作时，并没有导致存储单元的电荷捕捉分布。图42和图43分别显示存储单元于一负电压进行FN电子隧穿程序化所选取存储 单元的调整偏压。图42中显示对所选取存储单元的调整偏压，而图43中显示对沿着所选 取存储单元相同存储栅极字符线方向上的未被选取存储单元的调整偏压。对所选取存储单 元进行程序化的调整偏压包括浮接或是替代地施加OV至源极线、施加OV或是低于临界电 压至阵列中的存取栅极字符线、施加OV或是类似的参考电压至所选取存储单元的位线、和 施加OV或是类似的参考电压至半导体主体。在此例示中，施加一个约-17V的程序化电压 Vpp至存储栅极字符线。此结果是一反转层会开启此存储晶体管的通道711，其建立由施加 于位线及半导体主体约OV所决定的电压阶级。因此，电场被建立通过隧穿介电层其诱发栅 极注射电子隧穿进入电荷捕捉层，提高了此选取存储单元的临界电压。
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图43中显示显示对沿着所选取存储单元相同存储栅极字符线方向上的另一未被 选取存储单元的程序化调整偏压。由图中可示，对未被选取存储单元位线施加一抑制电压， 例如是-7V。其结果导致通道711的反转层具有一电压阶级约相当于此抑制电压。此由程 序化电压Vpp与抑制电压的差值所导致的未被选取存储单元通过隧穿介电层的电场，仍 维持在可以产生大量电子隧穿的一阶级之下。因此，沿着所选取存储单元相同存储栅极字 符线方向上的其它存储单元的程序化干扰可以被避免。未被选取存储单元栅极字符线也是 偏压在一个接近OV的电压阶级。对与选取存储单元分享位线而没有分享相同存储栅极字 符线的其它存储单元而言，通过介电叠层的电场，仍是维持在低于隧穿临界之下。图44显示一区段擦除操作的擦除调整偏压。于区段擦除时，此区段中的位线及源 极线是保持浮接的。施加OV或是合适的参考电压至半导体主体。此区段的存取栅极字符 线也是施加OV或是其它合适的参考电压。此区段的存储栅极字符线是与例如是约+17V的 擦除电位Vers耦接。此区段擦除调整偏压界造成一通过介电隧穿层的电场，其可以导致自 栅极至电荷捕捉结构的空穴隧穿，以诱发此存储单元在此区段的低临界状态。图45是可应用本发明使用BE-SONOS存储单元于一 2T NOR结构的集成电路的简化 方块图，如同此处所描述的存储晶体管或是存储晶体管与存取晶体管两者具有能隙工程隧 穿介电层。集成电路810包括一在半导体基板上包括一存储器阵列812。一字符线/区块 选取译码器及驱动器814是耦接至，且与其有着电性沟通，多条存取栅极字符线816，其间 是沿着存储单元阵列812的列方向排列。一位线(行)译码器818是耦接至多条沿着存储 器阵列812的行排列的位线820，且与其有着电性沟通，以自读取资料，或是写入资料至，存 储单元阵列812的存储单元中。地址是通过总线822提供至字符线和区块选择译码器814 及位线译码器818。方块824中的感应放大器与资料输入结构，包含作为读取、程序化和擦 除模式的电流源，是通过总线826耦接至位线译码器818。资料是由集成电路810上的输入 /输出端口通过资料输入线828传送至方块824的资料输入结构。在此例示的实施例中，其它电路830也包括在此集成电路810内，例如通用目的处 理器或特殊用途电路，或是由此存储阵列所支持的组合模块以提供单芯片系统功能。资料 是由方块824中的感应放大器，通过资料输出线832，传送至集成电路810上的输入/输出 端口或其它集成电路8100内或外的资料目的地。此处所描述的存储阵列812可是使用一 2T NOR结构。可以产生非常大的存储操 作区间以支持在每一存储单元中储存多重位。在支持于存储阵列每一存储单元中多重位的 实施例中，此控制器包含程序化及读取每一存储单元中多重位的逻辑。此外，此装置中也包 含多重位感应放大器以支持在每一存储单元中储存多重位。在此例示实施例中所使用的控制器，为一偏压调整状态机构834来控制偏压调整 供应电压及电流源936，例如提供给字符线及位线的读取、程序化、擦除、擦除确认及程序化 确认电压或电流，及使用一存取控制流程来控制字符线/源极线的操作。此集成电路包括 电荷磊或是其它电路以产生较供应电位VDD为高的负电压或正电压，以驱动以上所描述的 调整偏压。在此处所描述的技术的实施例可以使得电压的最大幅度(负电压或正电压)是 小于10V，以使得电荷磊的尺寸及复杂程度会小一些，且降低晶粒中装置在高电压下崩溃的 风险。控制器84的应用可以使用，业界所熟知的技术，如特殊目的逻辑电路来实施。在另一实施例中，该控制器834包含一通用目的处理器，其可以实施在相同集成电路上，其执 行一计算机程序以控制该装置的操作。在另一实施例中，特殊目的逻辑电路和一通用目的 处理器的组合可以被用来实施该控制器834。 虽然本发明是已参照实施例来加以描述，然本发明创作并未受限于其详细描述内 容。替换方式及修改样式是已于先前描述中所建议，且其它替换方式及修改样式将为熟习 此项技术的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发 明实质上相同结果，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意 欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。
2权利要求
一种集成电路装置，包括一存储器阵列，包含多条位线与该阵列中对应的多行存储单元耦接，多条参考线，多条存取栅极字符线与该阵列对应列中的多个存取栅极耦接，及多条存储栅极字符线与该阵列对应列中的多个存储栅极耦接，其中所述存储单元包含各自的存取晶体管及存储晶体管，该存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与该多条参考线之一之间；其中该存储晶体管至少一者包含一半导体主体，包含一具有一通道表面的通道，以及一介电叠层位于该存储栅极与该通道表面之间；该介电叠层包含一隧穿介电层与该存储栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排以建立一相对低的价带能阶于接近该存储栅极和该通道表面该之一处，同时在该存储栅极和该通道表面该之一处的一第一距离具有一增加的价带能阶，以及在该存储栅极和该通道表面该之一处超过2nm以上的一第二距离处具有一降低的价带能阶；一电荷捕捉介电层介于该隧穿介电层与该栅极和该通道表面的另一者之间，且具有一大于5nm的厚度；一阻挡介电层位于该电荷捕捉介电层与该栅极和该通道表面的该另一者之间；以及控制电路包括逻辑以读取、程序化及擦除储存于该阵列的所述存储单元中的资料。
2.如权利要求1所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该控 制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的FN电子注射隧穿来程序 化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至该电荷捕 捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
3.如权利要求1所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该控 制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的通道热电子注射隧穿来 程序化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至该电 荷捕捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
4.如权利要求1所述的集成电路装置，其中该控制电路安排由自该通道穿越该隧穿介 电层至该电荷捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高临 界状态，且于一限制电流模式时施加一电压至该存取栅极以偏压该存取晶体管。
5.如权利要求1所述的集成电路装置，其中每一该存储单元的该半导体主体包括第一 及第二掺杂终端，彼此由一通道区域分隔而没有发生于其间的接合，且一特定存储单元的 该存储栅极与该存取栅极彼此相邻且于该通道区域之上。
6.如权利要求1所述的集成电路装置，其中该存取晶体管包括一隧穿介电层与该存取 栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排以建立一相对低的价带 能阶于接近该存取栅极和该通道表面该之一处，同时在该存取栅极和该通道表面该之一处 的一第一距离具有一增加的价带能阶，以及在该存取栅极和该通道表面该之一处超过2nm 以上的一第二距离处具有一降低的价带能阶；一电荷捕捉介电层于该隧穿介电层之上，且具有一大于5nm的厚度；一阻挡介电层位于该电荷捕捉介电层与该存取栅极和该通道表面的另一者之间；以及控制电路以施加偏压来致能对于该存储晶体管的存取以进行读取、程序化及擦除而不 会导致该存取晶体管的显著电荷捕捉。
7.如权利要求1所述的集成电路装置，其中所述存储单元中的该存储晶体管具有一端 点于该半导体主体之中，且包括一导电接点于该端点与一位线之间。
8.如权利要求1所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻。
9.如权利要求1所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该控 制电路安排由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿来 程序化该阵列中的存储单元至一低临界状态，且安排由自该存储栅极穿越该隧穿介电层至 该电荷捕捉介电层的FN电子注射隧穿来擦除该阵列中的存储单元至一高临界状态。
10.如权利要求1所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该控 制电路安排由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿来 擦除该阵列中的存储单元至一低临界状态，且安排由自该通道穿越该阻挡介电层至该电荷 捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高临界状态。
11.如权利要求1所述的集成电路装置，其中该控制电路安排由施加一负电压至该半 导体主体及一正电压至该存储栅极以施加一正程序化电位通过该阵列中的所述存储单元， 其中该正电压及该负电压具有一绝对值小于10伏特。
12.如权利要求1所述的集成电路装置，其中该控制电路安排由施加一正电压至该半 导体主体及一负电压至该存储栅极以施加一负程序化电位通过该阵列中的所述存储单元， 其中该正电压及该负电压具有一绝对值小于10伏特。
13.如权利要求1所述的集成电路装置，其中该控制电路包括逻辑以读取和程序化该 阵列中每一存储单元的多重位。
14.一种集成电路装置，包括一存储器阵列，包含多条位线与该阵列中对应的多行存储单元耦接，多条参考线，多条 存取栅极字符线与该阵列对应列中的多个存取栅极耦接，及多条存储栅极字符线与该阵列 对应列中的多个存储栅极耦接，其中所述存储单元包含各自的存取晶体管及存储晶体管， 该存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线 与该多条参考线之一之间；其中该存取晶体管及该存储晶体管具有一共通的结构，该共通的结构包含一半导体主 体，包含一具有一通道表面的通道，以及一介电叠层位于一栅极与该通道表面之间；该半导 体主体包括第一及第二掺杂终端由一通道区域分隔而没有发生于其间的接合，且一特定存 储单元的该存储栅极与该存取栅极是彼此相邻且于该通道区域之上，且其中该介电叠层包 含一隧穿介电层与该栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排 以建立一相对低的价带能阶于接近该栅极和该通道表面该之一处，同时在该栅极和该通道 表面该之一处的一第一距离具有一增加的价带能阶，以及在该栅极和该通道表面该之一处 超过2nm以上的一第二距离处具有一降低的价带能阶；一电荷捕捉介电层介于该隧穿介电层与该栅极和该通道表面的另一者之间，且具有一 大于5nm的厚度；一阻挡介电层位于该电荷捕捉介电层与该栅极和该通道表面的该另一者之间；以及控制电路包括逻辑以读取、程序化及擦除储存于该阵列的所述存储单元中的资料。
15.如权利要求14所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该控制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的FN电子注射隧穿来程 序化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至该电荷 捕捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
16.如权利要求14所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该 控制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的通道热电子注射隧穿 来程序化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至该 电荷捕捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
17.如权利要求14所述的集成电路装置，其中该控制电路安排由自该通道穿越该隧穿 介电层至该电荷捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高 临界状态，且于一限制电流模式时施加一电压至该存取栅极以偏压该存取晶体管。
18.如权利要求14所述的集成电路装置，其中该存储单元中的该存储晶体管具有一端 点于该半导体主体之中，且包括一导电接点于该端点与一位线之间。
19.如权利要求14所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该 控制电路安排藉由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧 穿来程序化该阵列中的存储单元至一低临界状态，且安排由自该存储栅极穿越该隧穿介电 层至该电荷捕捉介电层的FN电子注射隧穿来擦除该阵列中的存储单元至一高临界状态。
20.如权利要求14所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该 控制电路安排由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿 来擦除该阵列中的存储单元至一低临界状态，且安排由自该通道穿越该阻挡介电层至该电 荷捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高临界状态。
21.如权利要求14所述的集成电路装置，其中该控制电路安排由施加一负电压至该半 导体主体及一正电压至该存储栅极以施加一正程序化电位通过该阵列中的所述存储单元， 其中该正电压及该负电压具有一绝对值小于10伏特。
22.如权利要求14所述的集成电路装置，其中该控制电路安排由施加一正电压至该半 导体主体及一负电压至该存储栅极以施加一负程序化电位通过该阵列中的所述存储单元， 其中该正电压及该负电压具有一绝对值小于10伏特。
23.如权利要求14所述的集成电路装置，其中该控制电路包括逻辑以读取和程序化该 阵列中每一存储单元的多重位。
24.一种集成电路装置，包括一存储器阵列，包含多条位与该阵列中对应的多行存储单元耦接，多条参考线，多条存 取栅极字符线与该阵列对应列中的多个存取栅极耦接，及多条存储栅极字符线与该阵列对 应列中的多个存储栅极耦接，其中所述存储单元包含各自的存取晶体管及存储晶体管，该 存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与 该多条参考线之一之间；其中该存取晶体管及该存储晶体管具有一共通的结构，该共通的结构包含一半导体主 体，包含一具有一通道表面的通道，以及一介电叠层位于一栅极与该通道表面之间；该半导 体主体包括第一及第二掺杂终端由一通道区域分隔而没有发生于其间的接合，且一特定存 储单元的该存储栅极与该存取栅极是彼此相邻且于该通道区域之上，且其中该介电叠层包 含一隧穿介电层与该栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排 以建立一相对低的价带能阶于接近该栅极和该通道表面该之一处，同时在该栅极和该通道 表面该之一处的一第一距离具有一增加的价带能阶，以及在该栅极和该通道表面该之一处 超过2nm以上的一第二距离处具有一降低的价带能阶；一电荷捕捉介电层介于该隧穿介电层与该栅极和该通道表面的另一者之间，且具有一 大于5nm的厚度；一阻挡介电层位于该电荷捕捉介电层与该栅极和该通道表面的该另一者之间；该存储单元中的该存储晶体管具有各自的端点于该半导体主体之中，且包括导电接点 介于该各自的端点与该多条位线中对应的位线之间；以及控制电路包括逻辑以读取、程序化及擦除储存于该阵列的所述存储单元中的资料，且 安排由施加一正电压或负电压至该半导体主体及一负电压或正电压至该存储栅极以施加 一程序化电位通过该阵列中的所述存储单元，其中该正电压及该负电压具有一绝对值小于 10伏特。
25.如权利要求24所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该 控制电路安排由自该通道穿越该隧穿介电层至该电荷捕捉介电层的FN电子注射隧穿来程 序化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至该电荷 捕捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
26.如权利要求24所述的集成电路装置，其中该隧穿介电层与该通道表面相邻，且该 控制电路安排藉由自该通道穿越该隧穿介电层至该电荷捕捉介电层的通道热电子注射隧 穿来程序化该阵列中的存储单元至一高临界状态，且安排由自该通道穿越该隧穿介电层至 该电荷捕捉介电层的FN空穴注射隧穿来擦除该阵列中的存储单元至一低临界状态。
27.如权利要求24所述的集成电路装置，其中该控制电路安排由自该通道穿越该隧穿 介电层至该电荷捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高 临界状态，且于一限制电流模式时施加一电压至该存取栅极以偏压该存取晶体管。
28.如权利要求24所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该 控制电路安排由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿 来程序化该阵列中的存储单元至一低临界状态，且安排由自该存储栅极穿越该隧穿介电层 至该电荷捕捉介电层的FN电子注射隧穿来擦除该阵列中的存储单元至一高临界状态。
29.如权利要求24所述的集成电路装置，其中该隧穿介电层与该存储栅极相邻，且该 控制电路安排由自该存储栅极穿越该隧穿介电层至该电荷捕捉介电层的FN空穴注射隧穿 来擦除该阵列中的存储单元至一低临界状态，且安排由自该通道穿越该阻挡介电层至该电 荷捕捉介电层的通道热电子注射隧穿来程序化该阵列中的存储单元至一高临界状态。
30.如权利要求24所述的集成电路装置，其中该控制电路包括逻辑以读取和程序化该 阵列中每一存储单元的多重位。全文摘要
本发明揭露一种使用BE-SONOS的2T NOR存储单元结构以作为嵌入式存储器之用，其包括一存储单元具有各自的存取晶体管及存储晶体管，该存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与该多条参考线之一之间。此存储单元中的一存储晶体管包含一半导体主体，包含一具有一通道表面的通道，以及一介电叠层位于该栅极与该通道表面之间。此介电叠层包含一能隙工程隧穿介电层与该存储栅极(对栅极注射而言)和该通道表面(对通道注射而言)之一连接。此存储单元的介电叠层也包含一电荷捕捉介电层于隧穿介电层之上，及一阻挡介电层。
文档编号H01L29/423GK101901811SQ20101016727
公开日2010年12月1日 申请日期2010年4月20日 优先权日2009年4月21日
发明者吕函庭 申请人:旺宏电子股份有限公司