专利名称：使用被接合的金属平面的3维集成结构和方法
技术领域：
本发明总体涉及三维(3D)集成电路，并且更具体地涉及具有贯穿硅通孔的3D集 成电路和通过其将集成电路接合在一起的工艺。
背景技术：
自从集成电路的发明以来，半导体工业经历了归因于各种电子器件(即晶体管、 二极管、电阻器、电容器等)的集成密度的持续改进的持续快速增长。该集成密度的改进主 要来自最小特征尺寸的重复的减小，允许将更多的器件集成入给定的面积。这些集成的改进在本质上基本是二维(2D)的，其在于由集成的器件所占据的体 量基本在半导体晶片的表面上。尽管光刻中的巨大改进已经导致2D集成电路形成的显著 的改进，但是存在二维可以实现的密度的物理极限。这些极限之一是制造这些器件所需的 最小尺寸。此外，当更多的装置被放入一芯片时，要求更为复杂的设计。另外的限制来自随着装置的数量增加，装置之间的互连的数量和长度的显著增 加。当互连的数量和长度增加时，电路的电阻-电容(RC)延迟和功耗两者都增加。三维集成电路因而被创造以便解决上面讨论的限制。在3D集成电路的典型形成 工艺中，形成两个晶片，每个包括集成电路。晶片随后被接合，而装置对齐。深通孔随后形 成以便互连第一和第二晶片上的装置。使用3D集成电路技术实现了高得多的装置密度。因此，总布线长度被显著地减 小。通孔的数量也被减小。因而，3D集成电路技术具有成为下一代主流技术的潜力。Enquis等人在美国专利申请公开2007/0037379并且Morrow等人在美国专利 7，056，813提出了各种3D集成电路，其披露的内容通过引用的方式结合于此，其披露了形 成背侧通过通孔连接。已经提出了结合集成电路装置的金属层的各种解决方案，Reif等人在美国专利 7，307，003 (其披露的内容通过引用的方式结合于此)，公开了多半导体结构的结合，其中 一个结构的背侧通过金属层被结合至另一结构的前侧，至少部分的金属层形成结合的多半 导体结构中的电连接。金属层还不在整个晶片上延伸，由于在形成电连接的部分和金属层 的保留部分之间存在断开。Hatano等人在美国专利6，824，888 (其披露的内容通过引用的方式结合于此)，公
开了金属对金属键，其中一种金属是铍并且另一金属是铜。Moriceau等人在美国专利申请公开2008/0041517并且Beyne等人在美国专利申 请公开2006/0292824(其披露的内容通过引用的方式结合于此)，公开了通过居间接合层 的电子衬底的结合。
发明内容
上述和以下本发明的各种优点和目的通过提供根据本发明第一方面的制造3D集 成电路的方法而实现，该方法包括的步骤是
获得第一半导体结构，所述第一半导体结构包括第一半导体晶片、第一半导体晶 片上的前段(FEOL)布线，FEOL布线上的后段(BEOL)布线，BEOL布线上的绝缘体层和绝缘 体层上的金属层；获得第二半导体结构，所述第二半导体结构包括第二半导体晶片、第二半导体晶 片上的前段(FEOL)布线，FEOL布线上的后段(BEOL)布线，BEOL布线上的绝缘体层和绝缘 体层上的金属层；对齐第一半导体结构和第二半导体结构，使得第一和第二半导体结构的金属层相 互面对；并且相互接触并且接合第一和第二半导体结构的金属层，其中接合的金属层形成电隔罔层。根据本发明的第二方面，提供了制造3D集成电路的方法，该方法包括的步骤是获得第一半导体结构，所述第一半导体结构包括第一半导体晶片、第一半导体晶 片上的前段(FEOL)布线，FEOL布线上的后段(BEOL)布线，BEOL布线上的绝缘体层和绝缘 体层上的金属层；获得第二半导体结构，所述第二半导体结构包括第二半导体晶片、第二半导体晶 片上的前段(FEOL)布线，FEOL布线上的后段(BEOL)布线，BEOL布线上的绝缘体层和绝缘 体层上的金属层；对齐第一半导体结构和第二半导体结构，使得第一和第二半导体结构的金属层相 互面对；相互接触并且接合第一和第二半导体结构的金属层，其中接合的金属层形成电隔 罔层；减薄第二半导体晶片至小于第一半导体晶片的厚度的预定厚度；形成延伸穿过第二半导体结构和接合的金属层并且停止于第一半导体结构的 BEOL层上的通孔；并且用导电材料填充通孔，其中通孔与接合的金属层电隔离。根据本发明的第三方面，提供了 3D集成电路结构，该结构包括第一半导体结构，包括第一半导体晶片、第一半导体晶片上的前段(FEOL)布线、 FEOL布线上的后段(BEOL)布线、BEOL布线上的绝缘层和绝缘层上的金属层；第二半导体结构，包括第二半导体晶片、第二半导体晶片上的前段(FEOL)布线、 FEOL布线上的后段(BEOL)布线、BEOL布线上的绝缘层和绝缘层上的金属层；第一半导体结构与第二半导体结构对齐，使得第一和第二半导体结构的金属层相 互面对；和第一和第二半导体结构的金属层相互接触并且接合，其中接合的金属层形成电隔罔层。根据本发明的第四方面，提供了 3D集成电路结构，该结构包括第一半导体结构，包括第一半导体晶片、第一半导体晶片上的前段(FEOL)布线、 FEOL布线上的后段(BEOL)布线、BEOL布线上的绝缘层和绝缘层上的金属层；第二半导体结构，包括第二半导体晶片、第二半导体晶片上的前段(FEOL)布线、 FEOL布线上的后段(BEOL)布线、BEOL布线上的绝缘层和绝缘层上的金属层；
第一半导体结构与第二半导体结构对齐，使得第一和第二半导体结构的金属层相 互面对；第一和第二半导体结构的金属层相互接触并且接合，其中接合的金属层形成电隔 罔层；通孔，延伸穿过第二半导体结构和接合的金属层并且停止于第一半导体结构的 BEOL层上；和用导电材料填充的通孔，其中通孔与接合的金属层电隔离。
尤其在所附权利要求中阐述了被认为是新颖的本发明的特征和本发明的基本特 征。图仅是示意性的并且未按比例绘制。但是，本发明自身，作为机构和操作方法两者，都 可以参考下面的详细描述结合附图被最好地理解，其中图1至5是示出根据本发明的形成3D集成电路的方法步骤的截面图。图6是根据本发明的3D集成电路结构的第一优选实施例的截面图。图7是根据本发明的3D集成电路结构的第二优选实施例的截面图。图8是第一半导体结构的布局图。图9示出了根据本发明的形成3D集成电路的替代方法。
具体实施例方式更为详细地参考附图，并且具体地参考图1，示出了根据本发明的3D集成电路的 形成的第一步骤。第一半导体结构10包括其中形成有集成电路装置13的半导体晶片12。 半导体晶片12可以由任何半导体材料制成，包括但不局限于IV族半导体，例如硅、硅锗、或 锗；III-V族化合物半导体；或者II-VI族化合物半导体。半导体晶片12上有后段(BEOL)布线14。BEOL布线14典型地包括绝缘材料，例 如氧化物，和本领域中技术人员所熟知但为了清楚起见未被示出的各布线层。然而，BEOL布 线14具有对于BEOL布线14中的各布线层提供连接的多个着陆焊垫15。在BEOL布线上层叠绝缘层16，例如氧化物，跟随着金属层18。绝缘层16将金属 层18与BEOL布线14隔离。金属层由选自由铜、镍、铜/镍、铜/金和铜/镍/金的构成的组的材料制成。在优选实施例中，金属层实际上由多层制成。参考图2，有第一半导体结构10的放 大的截面。如所见，在该优选实施例中，金属层18实际上包括几层。第一层18a是与绝缘 层16接触的下层，并且包括，例如首先氮化钽跟随着钽或者首先氮化钛跟随着钛。第二层 18b是选自由铜、镍、铜/镍、铜/金和铜/镍/金的构成的组的材料。在一优选实施例中， 第二层18b可以被镀于第一半导体结构10的下层18a上。选择性的仔晶层(未被示出) 可以在镀第二层18b之前被沉积。对于下层18a，优选氮化钽和钽或者氮化钛和钛沉积为分离的层而不是合金。相 似地，如果对于第二层18b选择铜/镍、铜/金或铜/镍/金，则优选铜和镍(在第一情形 中)或者铜，镍和金(在第二情形中)沉积为分离的层而不是作为合金。对于在后续的工 艺步骤中将经历固态接合的第二层18b，这尤为重要。一般说来，纯金属比合金更容易固态接合。参考图1，还示出了包括具有装置23的半导体晶片22、BEOL布线24、绝缘体层 26 (优选氧化物)、和金属层28的第二半导体结构20。第二半导体结构与上面刚讨论的第 一半导体结构10基本相似。应当理解尽管第一和第二半导体结构10、20在结构上基本相 似，但是在半导体晶片12、22、BEOL布线14、24和绝缘体层16、26的材料中可以存在差别。 金属层18、28可以是不同的，只要它们可以被接合在一起(以下将被讨论)以便形成强金 属键。另外，第一和第二半导体结构10、20可以具有不同的功能。应当理解仅部分半导体晶片12、22和第一和第二半导体结构10、20在图1中被实 际示出并且在图1中所示出的仅代表部分的一芯片位置。再次参考图1，在一优选实施例中，金属层18、28具有穿孔30。这些穿孔30的目 的将在以下讨论。穿孔30可以在金属层18、28已经被形成于绝缘体层16、26上之后或者 在以下被讨论的工艺中较后进行。在优选实施例中，当金属层18、28被形成于绝缘体层16、 26上时穿孔30被制造。穿孔30，当如刚讨论的在优选实施例中被制造时，通过减法蚀刻工 艺制造。现在参考图3，第一和第二半导体结构10，、0被对齐，接触并且随后被接合。在一 优选实施例中，接合通过固态接合工艺进行，以便形成金属对金属键。固态金属接合工艺通 常可以通过下列步骤完成。首先，金属层的表面被清洁或者处理使得存在用于接合的纯净 的表面。随后，第一和第二半导体结构10、20用对应的相互面对的金属层18，28对齐。如 果穿孔30已经在金属层18、28中被制造，则第一和第二半导体结构10，20还应该被对齐， 使得穿孔30被对齐。组件可以在合适的环境中，例如形成气体、氮或者部分真空中，在对齐 之前或者在对齐之后，但是在接触晶片之前被预热至约150-250°C。最后，金属层18、28被 接触并且30至50千牛的压力被施加30-60分钟，同时在合适的环境，例如形成气体，氮或 者部分真空中在大约300-400°C的温度以便完成固态接合工艺。在另一优选实施例中，金属层18、28可以用焊料相互接合。参考图9，相似于图1 示出半导体结构10、20，除了一或者两个半导体结构10、20包含焊料层54之外。在图9中， 在一优选实施例中，两个半导体结构10、20都具有焊料层54，但是在另一优选实施例中，仅 一半导体结构10、20可以具有焊料层54。焊料层54可以通过电镀(最优选)，蒸镀，溅射 或者甚至以浆料的形式被分配。焊料层54的使用具有在例如183-300°C的较低温度实现接 合的优点(取决于是否使用了共晶锡/铅、其它锡/铅或者无铅合金)，而铜或者金固态接 合典型地在大于350°C的温度，并且甚至更接近400°C。另外，在焊料接合时无需压力。应当理解金属层18，28在整个半导体晶片12、22上延伸并且在整个晶片上形成固 体层，除了穿孔30可以贯穿金属层18、28之处之外。最优选，金属层18、28在整个半导体 晶片12，22上延伸，除了穿孔30可以贯穿金属层18，28之处之外，并且除了芯片位置之间 的切口区之外。参考图8，示出了半导体结构10的截面，可以看出金属层18覆盖各芯片位置52。 但是，金属层18不延伸入芯片位置之间的切口区50。该最后的限制的原因是，如果金属层 18延伸入切口区50，则在芯片位置52单个芯片的切割变得更为困难，并且任何在切口区50 中的金属层18的切割可以引起晶片和单个芯片的污染。因而，金属层18优选避免在切口 区50中。以相似的方式，金属层28覆盖半导体结构20中的各芯片位置。可以看出最为重
8要地，在任一情形中，将在单个芯片之间有完全的金属对金属键，除了穿孔之处之外。接合之后，接合的金属层18、28形成与第一和第二半导体结构10、20的保留物电 隔离的层。本质上，接合的金属层18、28形成电浮置平面。尽管接合的金属层18、28不形 成第一和第二半导体结构10、20的电路的一部分，但是可以理想地使得接合的金属层18， 28成为接地平面，因为不必电连接接地平面至第一和第二半导体结构10，20的电路。接合 的金属层18、28在接合的晶片的整个范围上延伸，除了穿孔贯穿接合的金属层之处之外。如在图4中所示出的，第二半导体结构10的第二半导体晶片22随后被减薄至小 于第一半导体结构10的第一半导体晶片12的厚度的预定厚度。减薄可以通过研磨、抛光 和蚀刻的组合进行。现在参考图5，贯穿硅通孔(TSV) 42通过光刻和蚀刻工艺而形成。TSV42从第二半 导体晶片的背侧40延伸，穿过第二半导体结构并且最终停止于第一半导体结构10的BEOL 布线14中的着陆焊垫15上。TSV 42的蚀刻可以通过传统反应离子蚀刻(RIE)工艺或者例 如Bosch工艺的工艺进行，在Bosch工艺中，RIE和再沉积的步骤被重复以便给出接近垂直 的侧壁。在该图5中，为了清楚起见，穿孔30之一已经被放大，并且仅一着陆焊垫15被示 出。如果金属层18、28不具有在图1中所示的穿孔30，则当TSV 42形成时制造穿孔30。将 需要清洁或者蚀刻步骤以便去除已经被再沉积于TSV42的壁上的任何金属。应当注意TSV 42具有比穿孔30小的直径以便允许公差。随着公差变小，穿孔30的直径将接近TSV 42的 直径。TSV 42随后被填充以通常被称为绝缘或者钝化的电不传导层，跟随着起扩散阻挡层 和粘合层的其它层，跟随着金属材料。应当理解填充TSV 42的金属材料应当不与被接合的 金属层18、28电接触。该结果可以以两种方式被实现。一方式是具有比穿孔30稍小的TSV 42，如在图6中所示出的，并且第二方式是具有用电绝缘材料衬里的TSV 42，如在图7中所 示出并且如上所描述的。图6示出了 3D集成电路结构的一优选实施例并且图7示出了 3D集成电路结构的 第二优选实施例。现在参考图6，在优选实施例中，TSV 42已经被填充以金属材料44，优选铜。为了 清楚起见穿孔30已经被放大。在另一优选实施例中，如在图7中所示出的，TSV 42用绝缘体材料46，(例如氧化 物)在金属材料44(优选铜)的沉积之前衬里，以便填充TSV 42。为了清楚起见穿孔30已 经被放大。对于本公开相关的本领域中的技术人员显见，可以进行在此所具体描述的那些实 施例之外的本发明的其它改进而不偏离本发明的精神。因而，这样的改进被认为在仅由所 附权利要求所限制的本发明的范围内。
权利要求
一种制造3维集成电路的方法，包括的步骤是获得第一半导体结构，所述第一半导体结构包括第一半导体晶片、第一半导体晶片上的前段布线，前段布线上的后段布线，后段布线上的绝缘体层和绝缘体层上的金属层；获得第二半导体结构，所述第二半导体结构包括第二半导体晶片、第二半导体晶片上的前段布线，前段布线上的后段布线，后段布线上的绝缘体层和绝缘体层上的金属层；对齐第一半导体结构和第二半导体结构，使得第一和第二半导体结构的金属层相互面对；并且相互接触并且接合第一和第二半导体结构的金属层，其中接合的金属层形成电隔离层。
2.根据权利要求1的方法，其中所述第一和第二半导体结构的金属层具有穿孔并且所 述金属层的穿孔相互对齐。
3.根据权利要求1的方法，其中所述金属层由选自由铜、镍、铜/镍、铜/金和铜/镍/ 金构成的组的材料制成。
4.根据权利要求1的方法，其中所述金属层包括与所述绝缘层接触的下层和选自铜、 镍、铜/镍、铜/金和铜/镍/金构成的组的材料，所述下层的材料选自由氮化钽/钽和氮 化钛/钛构成的组，其中所述各金属层的材料被接合在一起。
5.根据权利要求1的方法，其中所述金属层的接合通过金属对金属固态接合工艺进行。
6.根据权利要求1的方法，其中所述金属层的接合通过使用焊接工艺，其中所述接合 界面经历了熔化和再固化。
7.—种制造3维集成电路的方法，包括的步骤是获得第一半导体结构，所述第一半导体结构包括第一半导体晶片、第一半导体晶片上 的前段布线，前段布线上的后段布线，后段布线上的绝缘体层和绝缘体层上的金属层；获得第二半导体结构，所述第二半导体结构包括第二半导体晶片、第二半导体晶片上 的前段布线，前段布线上的后段布线，后段布线上的绝缘体层和绝缘体层上的金属层； 对齐第一半导体结构和第二半导体结构，使得第一和第二半导体结构的金属层相互面对；相互接触并且接合第一和第二半导体结构的金属层，其中接合的金属层形成电隔离层；减薄第二半导体晶片至小于第一半导体晶片的厚度的预定厚度； 形成延伸穿过第二半导体结构和接合的金属层并且停止于第一半导体结构的后段布 线层上的通孔；并且用导电材料填充通孔，其中通孔与接合的金属层电隔离。
8.根据权利要求7的方法，其中所述第一和第二半导体结构的金属层具有穿孔并且所 述金属层的穿孔相互对齐。
9.根据权利要求7的方法，其中所述第一和第二半导体结构的金属层具有穿孔，并且 所述金属层的穿孔相互对齐，并且其中形成通孔包括仅蚀刻入所述第二半导体结构的所述 第二半导体晶片、前段布线、后段布线和绝缘体层，以及仅蚀刻入所述第一半导体结构的绝 缘体层和后段布线。
10.根据权利要求7的方法，其中所述获得第一半导体结构的步骤还包括在所述金属 层中形成穿孔，其中在获得第二半导体结构的所述步骤中还包括在所述金属层中形成穿 孔，并且其中在所述对齐的步骤中还包括对齐所述金属层的穿孔。
11.根据权利要求7的方法，还包括在形成通孔和填充通孔之间用绝缘材料衬里所述 通孔的步骤。
12.根据权利要求7的方法，其中所述金属层由选自由铜、镍、铜/镍、铜/金和铜/镍 /金构成的组的材料制成。
13.根据权利要求7的方法，其中所述金属层的接合通过金属对金属固态接合工艺进行。
14.根据权利要求7的方法，其中所述金属层的接合通过使用焊接工艺进行，其中所述 接合界面经历了熔化和再固化。
15.根据权利要求7的方法，其中所述金属层包括与所述绝缘层接触的下层和选自铜、 镍、铜/镍、铜/金和铜/镍/金构成的组的材料，所述下层的材料选自由氮化钽/钽和氮 化钛/钛构成的组，其中各金属层的所述材料被接合在一起。
16.一种3维集成电路结构，包括第一半导体结构，包括第一半导体晶片、第一半导体晶片上的前段布线、前段布线上的 后段布线、后段布线上的绝缘层和绝缘层上的金属层；第二半导体结构，包括第二半导体晶片、第二半导体晶片上的前段布线、前段布线上的 后段布线、后段布线上的绝缘层和绝缘层上的金属层；第一半导体结构与第二半导体结构对齐，使得第一和第二半导体结构的金属层相互面 对；和第一和第二半导体结构的金属层相互接触并且接合，其中接合的金属层形成电隔离层。
17.根据权利要求16的结构，其中所述第一和第二半导体结构的金属层具有穿孔并且 所述金属层的穿孔相互对齐。
18.根据权利要求16的结构，其中所述金属层由选自铜、镍、铜/镍、铜/金和铜/镍/ 金构成的组的材料制成。
19.根据权利要求16的结构，其中所述金属层包括与所述绝缘层接触的下层和选自 铜、镍、铜/镍、铜/金和铜/镍/金构成的组的材料，所述下层的材料选自由氮化钽/钽和 氮化钛/钛构成的组，其中所述各金属层的材料被接合在一起。
20.根据权利要求16的结构，其中至少一所述金属层包括焊接材料层。
21.—种3维集成电路结构，包括第一半导体结构，包括第一半导体晶片、第一半导体晶片上的前段布线、前段布线上的 后段布线、后段布线上的绝缘层和绝缘层上的金属层；第二半导体结构，包括第二半导体晶片、第二半导体晶片上的前段布线、前段布线上的 后段布线、后段布线上的绝缘层和绝缘层上的金属层；第一半导体结构与第二半导体结构对齐，使得第一和第二半导体结构的金属层相互面对；第一和第二半导体结构的金属层相互接触并且接合，其中接合的金属层形成电隔离层；通孔，延伸穿过第二半导体结构和接合的金属层并且停止于第一半导体结构的后段布 线层上；和用导电材料填充的通孔，其中通孔与接合的金属层电隔离。
22.根据权利要求21的结构，其中所述第一和第二半导体结构的金属层具有穿孔并且 所述金属层的穿孔相互对齐。
23.根据权利要求21的结构，其中所述通孔具有所述导电材料和所述通孔的壁之间的 绝缘材料的衬里。
24.根据权利要求21的结构，其中所述金属层由选自铜、镍、铜/镍、铜/金和铜/镍/ 金构成的组的材料制成。
25.根据权利要求21的结构，其中所述金属层包括与所述绝缘层接触的下层和选自 铜、镍、铜/镍、铜/金和铜/镍/金构成的组的材料，所述下层的材料选自由氮化钽/钽和 氮化钛/钛构成的组，其中所述各金属层的材料通过金属对金属键被接合在一起。
全文摘要
一种制造3D集成电路的方法和3D集成电路结构。存在接合至第二半导体结构的第一半导体结构。各半导体结构包括半导体晶片、所述半导体晶片上的前段(FEOL)布线、所述FEOL布线上的后段(BEOL)布线、所述BEOL布线上的绝缘体层和所述绝缘体层上的金属层。所述第一半导体结构与所述第二半导体结构对齐，使得各所述半导体结构的金属层相互面对。各所述半导体结构的金属层通过金属对金属键相互接触并且接合，其中接合的金属层形成电隔离层。
文档编号H01L21/50GK101887887SQ20101017997
公开日2010年11月17日 申请日期2010年5月10日 优先权日2009年5月14日
发明者萨布拉马尼安·S·伊耶, 马克塔·G·法鲁克 申请人:国际商业机器公司