专利名称：一种半导体器件及其制造方法
技术领域：
本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种具有更高性能的碳纳米管接触塞的半导体器件及其制造方法。
背景技术：
随着集成电路制造技术进入到32纳米及以下技术节点，CMOS工艺面临着越来越多的挑战，如栅漏电流、源漏寄生电阻、迁移率退化和短沟道效应(SCE)等。为解决上述问题，国际上主要的半导体公司和研发组织都开展了大量的研究，其中，接触塞技术也是非常关注的研究课题。传统的接触塞填充材料是W(钨)，而随着器件尺寸的不断缩小，由于接触塞横截面积的减小及材料本身的电阻限制，接触塞的电阻值急剧增大，这使得该部分的寄生电阻对CMOS器件产生明显的退化影响。为了克服上述困难，一种可能的解决方案是采用Cu(铜) 接触技术，即采用Cu为填充材料。Cu接触技术虽然解决了接触电阻值高的问题，但另一方面却带来了可靠性问题，即由于Cu扩散问题造成的器件性能下降。随着CMOS工艺的进一步发展，开发新的接触塞材料及填充工艺成为延续CMOS器件按比例缩小的一个重要推动力。 其中，金属性的碳纳米管(CNT)就是比较有前景的材料之一。CNT材料不仅有很好的抗电迁移(EM)特性，而且还具有非常好的电导性和热传到性，大电流通过后不会产生热量。但是， 对于CNT材料在集成电路中的应用还存在着一些挑战性问题，如CNT与其下部基底间由于较差的黏着性而产生的接触问题，纳米量级金属催化颗粒向基底扩散的问题和CNT材料间由于存在大量空隙而产生的电阻增高问题等。因此，有必要提出一种具有更高性能的碳纳米管接触塞的半导体器件及其制造方法。
发明内容
鉴于上述问题，本发明提供了一种半导体器件，所述器件包括半导体衬底以及其上的栅极区；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述栅极区两侧衬底上的层间介质层；形成于层间介质层内的接触孔以及形成于所述接触孔内、源/漏区上的接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管；形成于接触孔内壁与接触塞之间的阻挡扩散层。本发明还提供了一种形成上述半导体器件的方法，所述方法包括:A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成接触孔；C、 在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。本发明还提供了另一种形成上述半导体器件的方法，所述方法包括:A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅
5极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成第一接触孔；C、在所述第一接触孔内壁上形成扩散阻挡层以及在其上形成填满所述第一接触孔的阻挡塞；D、在所述器件上形成第二层间介质层，以及在所述第二层间介质层内、阻挡塞上形成接触孔；E、在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。通过采用本发明所述的器件，在源/漏区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，并且在接触塞与接触孔的内壁间形成扩散阻挡层，这种结构不仅可以有效地减小MOS器件中的接触塞电阻，增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时，还能减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。
图1-11示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；图12-17示出了根据本发明第二实施例的半导体器件各个制造阶段的示意图。
具体实施例方式本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。本发明提供了多个具有隔离阻挡层的碳纳米管接触塞的半导体器件的实施例，以下将根据不同实施例的实现方法详细介绍半导体器件及其制造方法。第一实施例参考图10，图10示出了根据本发明第一实施例的半导体器件，所述器件包括半导体衬底201以及其上的栅极区300 ；形成于所述栅极区300两侧的半导体衬底内的源/漏区216 ；形成于所述栅极区300两侧衬底上的层间介质层210 ；形成于层间介质层210内的接触孔以及形成于所述接触孔内、源/漏区216上的接触塞226，其中所述接触塞2 包括催化金属颗粒222和其上的碳纳米管224 ；形成于接触孔内壁与接触塞2 之间的阻挡扩散层230。为了更好的理解本发明，以下将结合所述第一实施例的半导体器件的形成方法详细介绍其结构、材料、步骤以及实现。在步骤S101，提供半导体衬底201以及在其上形成的栅极区300，参考图1。在本实施例中，所述衬底201已做好前期处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底201为硅衬底，在其他实施例中，所述衬底201还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底201可以包括各种掺杂配置。此外，优选地， 所述衬底201包括外延层，所述衬底201也可以包括绝缘体上硅(SOI)结构。所述栅极区 300包括栅介质层202和栅电极204，优选地，还可以包括帽层206，以保护所述栅电极204， 所述栅介质层可以包括SiO2、SiON或高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，所述栅电极204可以是一层或多层结构，可以为金属、金属化合物、多晶硅和金属硅化物，及其它们的组合，所述栅极区还可以包括其他结构，本发明对此并不局限于此。优选地，还可以在栅极区300的侧壁形成侧墙208，所述侧墙208可以具有一层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k 电介质材料及其组合，和/或其他合适的材料形成。优选地，还可以在所述栅极区300两侧的衬底内形成浅掺杂区207，可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到所述衬底200中而形成。在步骤S102，在所述栅极区300两侧的衬底201内形成源/漏区216、在所述栅极区300两侧的衬底上形成层间介质层210以及在所述源/漏区216上的层间介质层210内形成接触孔213。在一个实施例中，所述源/漏区216可以包括源/漏掺杂区，具体来说，参考图 2-图3，首先，在所述栅极区300两侧的衬底内形成包括源/漏掺杂区216的源/漏区，所述源/漏掺杂区216，可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到所述衬底200中而形成，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。 优选地，可以进一步在所述源/漏掺杂区216上形成金属化合物215，可以利用自对准工艺在所述源/漏掺杂区216所在的衬底201上形成金属化合物215，例如硅化物或锗化物或锗硅化物，以减小接触塞与源漏区的接触电阻。而后，覆盖所述栅极区300两侧的衬底以形成层间介质层210，可以通过在所述器件上沉积介质材料，例如SiO2，而后将其平坦化，例如 CMP(化学机械抛光)的方法，去除栅极区300之上的介质材料，直至暴露出栅极区300的上表面，以形成层间介质层210。所述层间介质层210可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)15所述内层介质层218可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。而后，在所述层间介质层内210、源/漏掺杂区216上形成接触孔213，如图3所示。可以通过干法刻蚀对层间介质层210进行刻蚀，以形成源/漏区的接触孔213。在此实施例中，所述源/漏掺杂区216或其上的金属化合物215为器件的源漏极接触区。在另一个实施例中，所述源/漏区216可以包括嵌入源/漏区，具体来说，参考图 4-图5，首先，覆盖所述栅极区300两侧的衬底以形成层间介质层210，同上述实施例的方法，不再赘述。而后，对层间介质层210进行刻蚀，以形成源/漏区的开口 212，而后，利用所述开口 212，继续对半导体衬底201进行刻蚀，以形成填充区214，所述填充区214可以基本为矩形或倒Ω形凹槽，如图4所示。在所述填充区214内形成嵌入源/漏区216，以及在所述开口 212内、嵌入源/漏区216上形成提升区218，如图5所示。所述嵌入源/漏区216 可以通过在填充区214内沉积Ge、SiGe, SiC或其他合适的材料，并同时进行在内掺杂( situ doping)p型或η型掺杂物或杂质到所述填充区214中形成。之后在源/漏区216上沉积金属Ni或NiPt合金以形成提升区218，其中所述提升区218上的开口部分为接触孔 213。优选地，还可以利用自对准工艺在提升区218上形成金属化合物，例如硅化物或锗化物或锗硅化物，以减小接触塞与源漏区的接触电阻。在此实施例中，所述嵌入源/漏区216 或其上的金属化合物为器件的源漏极接触区。以下后续步骤将以此包括嵌入源/漏区的实施例图示说明，对包括源/漏掺杂区的实施例的后续步骤视为其等同替换，不再赘述。在步骤S103，在所述接触孔213内壁上形成扩散阻挡层230，以及在所述扩散阻挡层230上形成接触塞226，其中所述接触塞2 包括催化金属颗粒222和其上的碳纳米管 224，参考图10。具体来说，首先，在所述接触孔213内壁上形成扩散阻挡层230，如图6所示，例如IOnm的TiN和5nm的Ti，所述阻挡扩散层还可以包括TiN/ta、TaN/Ta等，或其组合。而后，在所述扩散阻挡层230的水平表面上形成纳米级的催化金属颗粒220，其中所述水平表面为与所述衬底201表面平行的面，如图7所示，对于不同的器件可以选择不同的材料形成催化金属颗粒220，对于η型器件，所述催化金属颗粒220包括稀土金属，例如&或 Y，或其组合。对于P型器件，所述催化金属颗粒220包括Pd、Co、Ti或Pt，或其组合。所述催化金属颗粒220可以利用溅射或化学气相沉积(CVD)方法来形成，所述纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用。而后，在所述催化金属颗粒220上形成碳纳米管层222，如图8所示， 所述碳纳米管层222可以采用化学气相沉积方法、电弧放电方法或激光烧灼法的方法来形成。而后，在所述器件及所述碳纳米管222间形成固化剂层224，如图9所示，所述固化剂层 2 可以是SOG旋压玻璃(Spin On glass)或者金属，例如Cu，并进行平坦化所述器件，例如CMP的方法，暴露栅电极204，以在开口 212内形成接触塞，如图10所示。其中所述扩散阻挡层增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。而后，可以根据需要对所述器件进行进一步加工。例如，可以进一步将栅电极204 作为伪栅去除，形成替代栅极区400，如图11所示，所述替代栅极区400可以包括替代栅电极240，这仅是示例，本发明对此并不局限于此。以上对包括扩散阻挡层的碳纳米管接触塞的器件结构及其制造方法进行了详细的描述，通过在接触塞与接触孔的内壁间形成扩散阻挡层，有效地减小MOS器件中的接触塞电阻，增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时，还能减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。第二实施例以下将详细介绍本发明具有阻挡塞的半导体器件的第二实施例，同第一实施例相比，在所述接触塞与其下的源/漏接触之间形成了阻挡塞，可以进一步增强扩散阻挡层的作用，同时降低接触塞的电阻。参考图15或17，图15或17示出了根据本发明第二实施例的半导体器件，所述器件包括半导体衬底201以及其上的栅极区300 ；形成于所述栅极区300两侧的半导体衬底内的源/漏区216 ；形成于所述栅极区300两侧衬底上的层间介质层210 ；形成于层间介质层210内的第一接触孔，以及形成于第一接触孔内表面的阻挡扩散层230以及其上的阻挡塞232 ；形成于阻挡塞232上的接触孔213以及形成于接触孔213内的接触塞，其中所述接触塞2 包括催化金属颗粒222和其上的碳纳米管224 ；形成于接触孔213内壁与接触塞2 之间的阻挡扩散层230。为了更好的理解本发明，以下将结合所述第二实施例的半导体器件的形成方法详细介绍其结构、材料、步骤以及实现。下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。在步骤S201，提供半导体衬底201以及在其上形成的栅极区300。同第一实施例 S101，不再赘述。在步骤S102，在所述栅极区300两侧的衬底201内形成源/漏区216、在所述栅极区300两侧的衬底上形成层间介质层210以及在所述源/漏区216上的层间介质层210内形成第一接触孔。同第一实施例S102，不再赘述。在此实施例中，所述源/漏掺杂区216、 嵌入源/漏区216或其上的金属化合物为器件的源漏极接触区。在步骤S103，参考图12-图13，在所述第一接触孔内壁上形成扩散阻挡层230以及在其上形成填满所述第一接触孔的阻挡塞232。具体来说，首先，在所述第一接触孔(图中未示出)内壁上形成扩散阻挡层230，例如IOnm的TiN和5nm的Ti，所述阻挡扩散层还可以包括TiN/Ta、TaN/Ta等，或其组合。而后，在所述器件上沉积金属材料，例如W或⑶，如图12所示，并进行平坦化，例如CMP的方法，去除栅极区上的金属材料以及扩散阻挡层230， 可选地，还可以进一步将栅极区上的帽层206去除，从而，在所述第一接触孔内形成阻挡塞 232，如图13所示。所述阻挡塞232可以进一步增强扩散阻挡层的作用，同时降低接触塞的电阻。而后，可以根据需要对所述器件进行进一步加工。例如，可以进一步将栅电极204 作为伪栅去除，形成替代栅极区，所述替代栅极区可以包括替代栅电极，这仅是示例，本发明对此并不局限于此。在步骤S104，在所述器件上形成第二层间介质层211，以及在所述第二层间介质层211内、阻挡塞232上形成接触孔213，参考图14。在一个实施例中，可以通过干法刻蚀对第二层间介质层211进行刻蚀，以形成暴露阻挡塞232的源/漏区的接触孔213。在另外的实施例中，可以刻蚀所述阻挡塞232以及栅电极204上的第二层间介质层211，以同时形成暴露阻挡塞232的源/漏区接触孔213和暴露栅电极204的栅极区的接触孔213，如图 16所示，该实施例中，直接在栅电极上进行接触，可以减小器件的占用面积和栅寄生电阻。在步骤S105，在所述接触孔213内壁上形成扩散阻挡层230，以及在所述扩散阻挡层230上形成接触塞226，其中所述接触塞2 包括催化金属颗粒222和其上的碳纳米管 224，如图15、图17所示。所述步骤同第一实施例S103，不再赘述。通过采用本发明所述的器件，在源/漏区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，并且在接触塞与接触孔的内壁间形成扩散阻挡层，这种结构不仅可以有效地减小MOS器件中的接触塞电阻，增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时，还能减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体器件，所述器件包括半导体衬底以及其上的栅极区；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述栅极区两侧衬底上的层间介质层；形成于层间介质层内的接触孔以及形成于所述接触孔内、源/漏区上的接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管；形成于接触孔内壁与接触塞之间的阻挡扩散层。
2.根据权利要求1所述的器件，其中所述器件还包括形成于接触塞之下的第一接触孔，以及形成于第一接触孔内壁的扩散阻挡层以及其上的阻挡塞。
3.根据权利要求2所述的器件，其中所述阻挡塞包括W或Cu。
4.根据权利要求1或2所述的器件，其中所述阻挡扩散层包括TiN/Ta、TiN/Ti、TaN/ Ta，或其组合。
5.根据权利要求1所述的器件，其中所述接触塞还包括形成于所述碳纳米管间的固化剂层。
6.根据权利要求5所述的器件，其中所述固化剂层包括S0G旋压玻璃或金属材料。
7.根据权利要求1所述的器件，其中所述源/漏区包括嵌入式源/漏区，所述器件还包括形成于嵌入式源/漏区与接触塞之间的提升区。
8.根据权利要求1所述的器件，其中所述源/漏区包括源/漏掺杂区。
9.根据权利要求7所述的器件，还包括形成于所述提升区或源/漏掺杂区上的金属化合物层，以减小接触电阻。
10.根据权利要求8所述的器件，还包括形成于所述源/漏掺杂区上的金属化合物层，以减小接触电阻。
11.根据权利要求1所述的器件，还包括形成于所述栅极区两侧的衬底内的浅掺杂区。
12.根据权利要求1所述的器件，其中所述催化金属颗粒包括稀土金属、Pd、Co、Ti、Pt， 或其组合，所述稀土金属包括 或Y，或其组合。
13.根据权利要求1所述的器件，还包括形成于所述栅极区上的层间介质层；形成于所述层间介质层内的接触孔及形成于孔内的栅电极上的接触塞，所述接触塞包括催化金属颗粒和其上的碳纳米管；形成于接触塞与接触孔内壁间的阻挡扩散层。
14.一种半导体器件的制造方法，所述方法包括A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成接触孔；C、在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。
15.根据权利要求14所述的方法，其中所述步骤B还包括在所述栅极区两侧的衬底内形成浅掺杂区。
16.根据权利要求14所述的方法，其中所述步骤B包括覆盖所述栅极区两侧的衬底以形成层间介质层；在所述层间介质层内形成开口； 利用所述开口刻蚀所述衬底，以形成填充区；在所述填充区内形成包括嵌入源/漏区的源/漏区，以及在所述开口内、嵌入源/漏区上形成提升区，所述提升区上的开口部分为接触孔。
17.根据权利要求14所述的方法，其中所述步骤B包括在所述栅极区两侧的衬底内形成包括源/漏掺杂区的源/漏区； 覆盖所述源/漏掺杂区以形成层间介质层； 在所述层间介质层内、源/漏掺杂区上形成接触孔。
18.根据权利要求14所述的方法，其中所述步骤C包括 在所述器件上形成扩散阻挡层；在所述扩散阻挡层的水平表面上形成催化金属颗粒，其中所述水平表面为与所述衬底表面平行的面；在所述催化金属颗粒上形成碳纳米管；在所述器件及所述碳纳米管间形成固化剂层；平坦化所述器件暴露栅极区，以在所述接触孔内形成接触塞。
19.根据权利要求14或18中任一项所述的方法，其中所述阻挡扩散层包括TiN/Ta、 TiN/Ti、TaN/Ta，或其组合。
20.根据权利要求16所述的方法，在形成提升区后，还包括在所述提升区上形成金属化合物层，以减小接触电阻。
21.根据权利要求17所述的方法，在形成源/漏掺杂区后，还包括在所述源/漏掺杂区的衬底上形成金属化合物层，以减小接触电阻。
22.根据权利要求18中所述的方法，其中所述固化剂层包括S0G旋压玻璃或金属材料。
23.根据权利要求14所述的方法，其中所述催化金属颗粒包括稀土金属、Pd、Co、Ti、 Pt，或其组合，所述稀土金属包括 或Y，或其组合。
24.一种半导体器件的制造方法，所述方法包括A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成第一接触孔；C、在所述第一接触孔内壁上形成扩散阻挡层以及在其上形成填满所述第一接触孔的阻挡塞；D、在所述器件上形成第二层间介质层，以及在所述第二层间介质层内、阻挡塞上形成接触孔；E、在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。
25.根据权利要求M所述的方法，其中所述步骤B还包括在所述栅极区两侧的衬底内形成浅掺杂区。
26.根据权利要求M所述的方法，其中所述步骤B包括 覆盖所述栅极区两侧的衬底以形成层间介质层；在所述层间介质层内形成开口； 利用所述开口刻蚀所述衬底，以形成填充区；在所述填充区内形成包括嵌入源/漏区的源/漏区，以及在所述开口内、嵌入源/漏区上形成提升区，所述提升区上的开口部分为第一接触孔。
27.根据权利要求M所述的方法，其中所述步骤B包括在所述栅极区两侧的衬底内形成包括源/漏掺杂区的源/漏区；覆盖所述源/漏掺杂区以形成层间介质层；在所述层间介质层内、源/漏掺杂区上形成第一接触孔。
28.根据权利要求M所述的方法，其中所述步骤E包括 在所述器件上形成扩散阻挡层；在所述扩散阻挡层的水平表面上形成催化金属颗粒，其中所述水平表面为与所述衬底表面平行的面；在所述催化金属颗粒上形成碳纳米管；在所述器件及所述碳纳米管间形成固化剂层；平坦化所述器件暴露第二层间介质层，以在接触孔内形成接触塞。
29.根据权利要求M所述的方法，其中所述步骤D还包括在所述第二层间介质层内、 所述栅极区上形成接触孔。
30.根据权利要求M所述的方法，其中所述阻挡塞包括:W或⑶。
31.根据权利要求M或观中任一项所述的方法，其中所述阻挡扩散层包括TiN/Ta、 TiN/Ti、TaN/Ta，或其组合。
32.根据权利要求沈所述的方法，在形成提升区后，还包括在所述提升区上形成金属化合物层，以减小接触电阻。
33.根据权利要求27所述的方法，在形成源/漏掺杂区后，还包括在所述源/漏掺杂区的衬底上形成金属化合物层，以减小接触电阻。
34.根据权利要求观中任一项所述的方法，其中所述固化剂层包括S0G旋压玻璃或金属材料。
35.根据权利要求M所述的方法，其中所述催化金属颗粒包括稀土金属、Pd、Co、Ti、 Pt，或其组合，所述稀土金属包括 或Y，或其组合。
全文摘要
本发明公开了一种半导体器件及其制造方法，所述器件包括半导体衬底以及其上的栅极区；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述栅极区两侧衬底上的层间介质层；形成于层间介质层内的接触孔以及形成于所述接触孔内、源/漏区上的接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管；形成于接触孔内壁与接触塞之间的阻挡扩散层。这种结构不仅可以有效地减小MOS器件中的接触塞电阻，增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时，还能减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。
文档编号H01L21/768GK102376686SQ201010250698
公开日2012年3月14日 申请日期2010年8月11日 优先权日2010年8月11日
发明者王文武, 赵超, 陈大鹏, 韩锴, 马雪丽 申请人:中国科学院微电子研究所