专利名称：双应力衬垫半导体器件的形成方法
技术领域：
本发明涉及半导体制造领域，特别涉及一种双应力衬垫半导体器件的形成方法。
背景技术：
随着半导体工艺水平的不断提高，双应力衬垫(DSL，Dual Stress Liner)技术得到了广泛的应用。双应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stressliner)，从而增大了 PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来M %的速度提升。图1至图4示出了现有技术的双应力衬垫半导体器件的形成方法。参考图1，提供基底10，所述基底10上形成有P阱(P-Well)和N阱(N-ffell), P 阱中形成有NMOS晶体管，N阱中形成有PMOS晶体管。所述NMOS晶体管包括栅极结构11以及栅极结构11两侧衬底内的源区和漏区(图中未示出)，所述栅极结构11包括栅介质层和位于栅介质层上的栅电极(图中未示出)，所述栅极结构11的栅电极的表面具有栅接触电极111，所述NMOS晶体管的源区和漏区表面分别形成有源接触电极112和漏接触电极113 ； 所述PMOS晶体管包括栅极结构12以及栅极结构12两侧衬底内的源区和漏区(图中未示出)，所述栅极结构12包括栅介质层和位于栅介质层上的栅电极(图中未示出)，所述栅极结构12的栅电极的表面具有栅接触电极121，所述PMOS晶体管的源区和漏区表面分别形成有源接触电极122和漏接触电极123。所述P阱和N阱之间形成有浅沟槽隔离区(STI， Shallow Trench Isolation) 14，所述PMOS晶体管和匪OS晶体管之间的区域的基底10上还形成有栅互连结构(gateintercormectUS，材料为多晶硅，所述栅互连结构13的表面形成有互连接触电极131。所述各个接触电极的材料是金属硅化物，可以通过自对准金属硅化物工艺形成，用于减小与后续形成在其上的栓塞之间的接触电阻。参考图2，分别在所述NMOS晶体管上(也即P阱区域)形成张应力衬垫层15、在所述PMOS晶体管上(也即N阱区域)形成压应力衬垫层16，所述张应力衬垫层15和压应力衬垫层16的材料都是氮化硅，共同构成了双应力衬垫层。在双应力衬垫技术中，由于所述张应力衬垫层15和压应力衬垫层16是分两次沉积完成的，存在对准偏差，因此在二者相接的区域19形成交叠(overlap)。参考图3，在所述基底10表面形成介质层17，覆盖所述张应力衬垫层15和压应力衬垫层16。刻蚀所述介质层17、张应力衬垫层15和压应力衬垫层16，在所述PMOS晶体管、 NMOS晶体管和栅互连结构的接触电极上方形成通孔，参考图4，在所述栅接触电极111、互连接触电极131、和栅接触电极121上方分别形成通孔171、172和173。图4仅是示意，在实际应用中，还可以在需要的其他接触电极上方形成通孔，而不仅限于图4所示。所述通孔171、172和173的形成过程大致可以分为两步，首先刻蚀所述介质层17， 至暴露出所述张应力衬垫层15和压应力衬垫层16 ；之后刻蚀所述张应力衬垫层15和压应力衬垫层16，至暴露出各个接触电极。但是，由于所述P阱和N阱的相接区域19中的张应力衬垫层15和压应力衬垫层16之间存在交叠，使得不同接触电极上方的双应力衬垫层的厚度不同。因此，在刻穿所述互连接触电极131上方的张应力衬垫层15和压应力衬垫层 16的交叠部分的同时，会对所述通孔171下方的栅接触电极111和通孔173下方的栅接触电极131造成过刻(over etch)和损伤，破坏其中的金属硅化物，导致后续填充在所述通孔 171、172、173中的栓塞与其下方的接触电极之间的接触电阻增大，影响器件性能。公开号为2009/(^89375的美国专利申请中公开了一种双衬垫半导体器件的形成方法，通过平坦化工艺对交叠部分的衬垫层进行研磨，使得各个接触电极上方的衬垫层的厚度一致。但是上述方法的工艺较为复杂，平坦化工艺中研磨的具体厚度较难控制，很难保证平坦化后各接触电极上方的衬垫层的厚度完全一致。
发明内容
本发明解决的问题是提供一种双应力衬垫半导体器件的形成方法，避免形成通孔的过程中对接触电极中的金属硅化物造成损伤。为解决上述问题，本发明提供了一种双应力衬垫半导体器件的形成方法，包括提供基底，所述基底包括相接的第一区域和第二区域，所述第一区域和第二区域中分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域的相接部分的基底上还形成有互连结构；在所述基底上依次形成可灰化衬垫层和双应力衬垫层，覆盖所述PMOS晶体管、 NMOS晶体管和互连结构；在所述双应力衬垫层上形成介质层；刻蚀所述介质层，在所述PMOS晶体管、NMOS晶体管和互连结构的接触电极上方分别形成第一通孔、第二通孔和第三通孔，底部暴露出所述双应力衬垫层；刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层；灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层，暴露出所述 PMOS晶体管、NMOS晶体管和互连结构的接触电极。可选的，所述PMOS晶体管和NMOS晶体管的接触电极包括所述PMOS晶体管和NMOS 晶体管的源极、栅极或漏极的接触电极中的一个或多个，所述互连结构为栅互连结构。可选的，所述在所述基底上依次形成可灰化衬垫层和双应力衬垫层包括在所述基底上依次形成第一可灰化衬垫层和第一应力衬垫层；在所述第一应力衬垫层上形成第一光刻胶图形，定义出所述第二区域；以所述第一光刻胶图形为掩膜，刻蚀去除所述第二区域中的第一应力衬垫层；灰化去除所述第一光刻胶图形和所述第二区域中的第一可灰化衬垫层；依次形成第二可灰化衬垫层和第二应力衬垫层，覆盖所述第一区域中的第一应力衬垫层和第二区域中的基底表面；在所述第二应力衬垫层上形成第二光刻胶图形，定义出所述第一区域；以所述第二光刻胶图形为掩膜，刻蚀去除所述第一区域中的第二应力衬垫层；灰化去除所述第二光刻胶图形和所述第一区域中第一应力衬垫层上方的第二可灰化衬垫层。可选的，所述第一区域中形成有PMOS晶体管，所述第二区域中形成有NMOS晶体管，所述第一应力衬垫层为压应力衬垫层，所述第二应力衬垫层为张应力衬垫层。可选的，所述第一区域中形成有NMOS晶体管，所述第二区域中形成有PMOS晶体管，所述第一应力衬垫层为张应力衬垫层，所述第二应力衬垫层为压应力衬垫层。可选的，所述张应力衬垫层和压应力衬垫层的材料为氮化硅。可选的，所述可灰化衬垫层的材料为无定形碳或类金刚石碳。可选的，所述可灰化衬垫层的厚度为50至150A。可选的，所述刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层的过程中所使用的刻蚀气体为CHF3和吐的混合气体，或CH2F2和吐的混合气体。可选的，所述灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层的过程中使用的反应气体为氧气或氧气的等离子体。与现有技术相比，本发明的技术方案有如下优点本技术方案首先形成可灰化衬垫层，之后在可灰化衬垫层上再形成双应力衬垫层和介质层，在刻蚀形成通孔的过程中，所述可灰化衬垫层用作刻蚀停止层，使得刻蚀过程停止在所述可灰化衬垫层上，不会对接触电极中的金属硅化物造成损伤，最后再经过灰化将通孔下方的可灰化衬垫层去除，同样也不会对所述接触电极中的金属硅化物造成损伤。
图1至图4是现有技术的一种双衬垫半导体器件的形成方法的剖面结构示意图；图5是本发明实施例的双衬垫半导体器件的形成方法的流程示意图；图6至图17是本发明实施例的双衬垫半导体器件的形成方法的剖面结构示意图。
具体实施例方式现有技术的双应力衬垫半导体器件的形成方法中，在PMOS晶体管和NMOS晶体管相邻的区域中，张应力衬垫层和压应力衬垫层相交叠，厚度较厚，为了刻穿交叠部分的衬垫层需要进行过刻，导致接触电极中的金属硅化物受损，增大接触电阻，影响器件性能。本技术方案在双应力衬垫层下方形成可灰化衬垫层，在刻蚀形成通孔的过程中， 可以通过选择性刻蚀使得刻蚀过程停止在所述可灰化衬垫层上，之后再通过灰化工艺将通孔下方的可灰化衬垫层去除。由于所述接触电极没有受到刻蚀过程的影响，而且灰化工艺也不会对接触电极造成损伤，从而避免了对接触电极中的金属硅化物的损伤，改善了器件性能。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图5示出了本发明实施例的双应力衬垫层半导体器件的形成方法的流程示意图， 如图5所示，包括执行步骤S21，提供基底，所述基底包括相接的第一区域和第二区域，所述第一区域和第二区域中分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域的相接部分的基底上还形成有互连结构；执行步骤S22，在所述基底上依次形成可灰化衬垫层和双应力衬垫层，覆盖所述PMOS晶体管、NMOS晶体管和互连结构；执行步骤S23， 在所述双应力衬垫层上形成介质层；执行步骤S24，刻蚀所述介质层，在所述PMOS晶体管、 NMOS晶体管和互连结构的接触电极上方分别形成第一通孔、第二通孔和第三通孔，底部暴露出所述双应力衬垫层；执行步骤S25，刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层；执行步骤S26，灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层，暴露出所述PMOS晶体管、NMOS晶体管和互连结构的接触电极。下面结合图5和图6至图17对本发明实施例的双应力衬垫半导体器件的形成方法进行详细说明。参考图5和图6，执行步骤S21，提供基底，所述基底包括相接的第一区域和第二区域，所述第一区域和第二区域中分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域的相接部分的基底上还形成有互连结构。具体的，提供基底20，所述基底20为半导体材料，可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述基底20包括第一区域I和第二区域II，其中，第一区域I中形成有P阱，P阱中形成有NMOS晶体管，所述NMOS晶体管包括栅极结构21、源区以及漏区(图中未示出)。 所述栅极结构21包括栅介质层和栅电极(图中未示出)，所述栅介质层的材料为氧化硅，栅电极的材料为多晶硅，所述栅极结构21的栅电极的表面具有栅接触电极211，其形成工艺可以是自对准金属硅化物工艺。所述NMOS晶体管的源区和漏区的表面分别形成有源接触电极212和漏接触电极213，其形成工艺可以是自对准金属硅化物工艺。所述第二区域II中形成有N阱，N阱中形成有PMOS晶体管，所述PMOS晶体管包括栅极结构22、源区以及漏区(图中未示出)。所述栅极结构22包括栅介质层和栅电极(图中未示出)，所述栅介质层的材料为氧化硅，栅电极的材料为多晶硅，所述栅极结构22的栅电极的表面具有栅接触电极221，其形成工艺可以是自对准金属硅化物工艺。所述PMOS晶体管的源区和漏区的表面分别形成有源接触电极222和漏接触电极223，其形成工艺可以是自对准金属硅化物工艺。所述第一区域I和第二区域II的相接部分还形成有浅沟槽隔离区对，用于PMOS 和NMOS晶体管之间的隔离，该浅沟槽隔离区是可选的。在所述第一区域I和第二区域II的相接部分的基底20上，与所述PMOS晶体管和 NMOS晶体管并列的还形成有互连结构23，本实施例中所述互连结构23为栅互连结构，其材料为多晶硅，表面形成有互连接触电极231，其形成工艺可以是自对准金属硅化物工艺。本实施例中，所述互连结构23形成于所述第一区域I和第二区域II的相接部分具体指的是所述互连结构23横跨所述第一区域I和第二区域II ；在本技术方案的其他实施例中，所述互连结构23还可以形成于第一区域I中与第二区域II相接的部分，或是第二区域II中与第一区域I相接的部分。参考图5，执行步骤S22，在所述基底上依次形成可灰化衬垫层和双应力衬垫层， 覆盖所述PMOS晶体管、NMOS晶体管和互连结构。下面结合图7至图14对本步骤进行详细说明。参考图7，在所述基底20上依次形成第一可灰化衬垫层25和第一应力衬垫层26。 所述第一可灰化衬垫层25的材料是可以通过灰化(ashing)工艺去除的材料，可以为无定形碳(amorphous carbon)或类金刚石碳(diamond-likecarbon)，本实施例中优选为无定形碳，其形成方法为物理气相沉积(PVD)，厚度为50 A至150A。所述第一应力衬垫层26是张应力衬垫层，具体为张应力氮化硅层，其材料为氮化硅，形成方法与现有技术中双应力衬垫技术的张应力氮化硅层的形成方法相同。参考图8，在所述第一应力衬垫层沈上形成第一光刻胶图形27，所述第一光刻胶图形27定义出了第二区域II的图案。具体的，可以在所述第一应力衬垫层沈上旋涂形成光刻胶层，之后再对所述光刻胶层进行图案化，形成所述第一光刻胶图形27。参考图9，以所述第一光刻胶图形27为掩膜，刻蚀去除所述第二区域II中的第一应力衬垫层26，使得在第二区域II中暴露出所述第一可灰化衬垫层25。参考图10，灰化去除所述第一光刻胶图形27和所述第二区域II中的第一可灰化衬垫层25，暴露出所述第二区域II的基底20的表面和第一区域I的第一应力衬垫层26。 所述灰化过程可以采用氧气或者氧气的等离子体。至此，剩余的第一可灰化衬垫层25和第一应力衬垫层沈覆盖所述第一区域I中的匪OS晶体管。参考图11，依次形成第二可灰化衬垫层观和第二应力衬垫层四，覆盖所述第一区域I中的第一应力衬垫层26和第二区域II中的基底20的表面。所述第二可灰化衬垫层 28的材料、形成方法与厚度与所述第一可灰化衬垫层25相同，这里就不再赘述。所述第二应力衬垫层四是压应力衬垫层，具体为压应力氮化硅层，其材料为氮化硅，形成方法与现有技术中双应力衬垫技术的压应力氮化硅层的形成方法相同。参考图12，在所述第二应力衬垫层四上形成第二光刻胶图形30，定义出所述第一区域I的图形。具体的，可以在所述第二应力衬垫层四上旋涂形成光刻胶层，之后再对所述光刻胶层进行图案化，形成所述第二光刻胶图形30。参考图13，以所述第二光刻胶图形30为掩膜，刻蚀去除所述第一区域I中的第二应力衬垫层四，暴露出第一区域I中的第二可灰化衬垫层观。参考图14，灰化去除所述第二光刻胶图形30和所述第一区域I中的第一应力衬垫层26上方的第二可灰化衬垫层观，暴露出所述第一区域I中的第一应力衬垫层沈的表面和第二区域II中的第二应力衬垫层四的表面。所述灰化过程可以采用氧气或者氧气的等离子体。至此，剩余的第一可灰化衬垫层25和第一应力衬垫层沈覆盖所述第一区域I中的NMOS晶体管；剩余的第二可灰化衬垫层观和第二应力衬垫层四覆盖所述第二区域II 中的PMOS晶体管。所述第一应力衬垫层沈和第二应力衬垫层四共同构成了所述双应力衬垫层，所述剩余的第一可灰化衬垫层25和剩余的第二可灰化衬垫层洲共同构成了所述可灰化衬垫层。与现有技术中形成双应力衬垫过程类似的，由于张应力衬垫层和压应力衬垫层是分两次形成的，由于工艺对准偏差等问题，使得在所述第一区域I和第二区域II的相接部分31中，第一可灰化衬垫层25、第一应力衬垫层沈、第二可灰化衬垫层28和第二应力衬垫层四产生交叠，使得所述互连结构的接触电极上方的膜层厚度明显大于其他区域。
需要说明的是，所述第一应力衬垫层沈与第二应力衬垫层四的形成次序是可以交换的；而且，所述第一区域I中形成的也可以是N阱和PMOS晶体管，所述第二区域II中形成的也可以是P阱和NMOS晶体管，只需要保证在形成有PMOS晶体管的区域形成有压应力衬垫层、在形成有NMOS晶体管的区域形成有张应力衬垫层即可。参考图5和图15，执行步骤S23，在所述双应力衬垫层上形成介质层；执行步骤 S24，刻蚀所述介质层，在所述PMOS晶体管、NMOS晶体管和互连结构的接触电极上方分别形成第一通孔、第二通孔和第三通孔，底部暴露出所述双应力衬垫层。具体的，在所述第一应力衬垫层26和第二应力衬垫层四上形成介质层32，所述介质层32的材料可以是氧化硅、 黑钻石(BDjIackDiamond)等，其形成方法可以是化学气相沉积。之后，对所述介质层32进行刻蚀，在所述NMOS晶体管的栅接触电极上方形成第一通孔321，在所述PMOS晶体管的栅接触电极上方形成第二通孔322，在所述互连结构的互连接触电极上方形成第三通孔323， 各通孔的底部暴露出所述双应力衬垫层，以图15为例，第一通孔321底部暴露出第一应力衬垫层沈，第二通孔322底部暴露出所述第二应力衬垫层四，第三通孔323底部暴露出所述第二应力衬垫层29。另外，根据实际应用的需要，在其他实施例中，还可以在所述PMOS晶体管和NMOS晶体管的其他一个或多个接触电极上方形成通孔。参考图5和图16，执行步骤S25，刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层。具体的，刻蚀所述第一通孔321底部的第一应力衬垫层沈，暴露出所述第一可灰化衬垫层25 ；刻蚀所述第二通孔322底部的第二应力衬垫层四，暴露出所述第二可灰化衬垫层观；刻蚀所述第三通孔323底部的第二应力衬垫层四，暴露出所述第一可灰化衬垫层27和第二可灰化衬垫层28。本步骤的各个通孔是通过一步刻蚀实现的，刻蚀过程中的刻蚀气体主要是CHF3和吐的混合气体，或CH2F2和吐的混合气体，本实施例中优选为CH2F2和H2,因为该刻蚀反应气体对于所述第一应力衬垫层沈及第二应力衬垫层四中的氮化硅材料和第一可灰化衬垫层25及第二可灰化衬垫层观中的无定形碳或类金刚石碳材料具有很高的选择比，可以使得各个通孔的刻蚀过程可以停止在所述第一可灰化衬垫层25和第二可灰化衬垫层观的表面(关于该步骤的刻蚀过程中高选择比的详细说明，可以参考以下文献 J. S. Kim, B. S. Kwon, W. Heo, C. R. Jung, and J. S. Park. 2010 American Vacuum Society. DOI :10. 1116/1. 3洸86对)，不会对下方的各接触电极中的金属硅化物造成损伤。需要说明的是，参考图13和图14，在灰化去除所述第二光刻胶图形30和第二区域 II中的第二可灰化衬垫层观时，在所述相接部分31中，剩余的第二应力衬垫层四边缘下方的第二可灰化衬垫层观也会受灰化反应影响被去除，因此，实际上，在所述相接部分31 中，相互交叠的第一应力衬垫层26和第二应力衬垫层四之间的第二可灰化衬垫层观基本上也已经被灰化去除。因此，参考图15，在刻蚀所述通孔322底部的第二应力衬垫层四时，由于没有会同时将其下方的第一应力衬垫层26刻穿，从而暴露出所述第一可灰化衬垫层25，形成如图16所示的结构。参考图5和图17，执行步骤S26，灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层，暴露出所述PMOS晶体管、NMOS晶体管和互连结构的接触电极。具体的，经过一步灰化，去除所述第一通孔321底部的第一可灰化衬垫层25，暴露出NMOS晶体管的栅接触电极211 ；去除第二通孔322底部的第二可灰化衬垫层观，暴露出所述PMOS晶体管的栅接触电极221 ；去除第三通孔323底部的第一可灰化衬垫层25和第二可灰化衬垫层观，暴露出所述互连结构的互连接触电极231。所述灰化过程中所使用的反应气体为氧气(O2)或氧气的等离子体。由于灰化过程中不同于干法刻蚀所使用的等离子轰击，属化学反应过程，因此不会对各个通孔底部的接触电极中的金属硅化物造成损伤。之后，在各个通孔中填充导电材料形成栓塞。综上，本技术方案在基底上首先形成可灰化衬垫层之后再形成双应力衬垫层，使得在刻蚀形成通孔的过程中，刻蚀过程可以停止在所述可灰化衬垫层上，之后再经过灰化将通孔下方的可灰化衬垫层去除，不会对通孔下方的接触电极中的金属硅化物造成损伤， 改善了器件性能。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种双应力衬垫半导体器件的形成方法，其特征在于，包括提供基底，所述基底包括相接的第一区域和第二区域，所述第一区域和第二区域中分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域的相接部分的基底上还形成有互连结构；在所述基底上依次形成可灰化衬垫层和双应力衬垫层，覆盖所述PMOS晶体管、NMOS晶体管和互连结构；在所述双应力衬垫层上形成介质层；刻蚀所述介质层，在所述PMOS晶体管、NMOS晶体管和互连结构的接触电极上方分别形成第一通孔、第二通孔和第三通孔，底部暴露出所述双应力衬垫层；刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层；灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层，暴露出所述PMOS 晶体管、NMOS晶体管和互连结构的接触电极。
2.根据权利要求1所述的双应力衬垫半导体器件的形成方法，其特征在于，所述PMOS 晶体管和NMOS晶体管的接触电极包括所述PMOS晶体管和NMOS晶体管的源极、栅极或漏极的接触电极中的一个或多个，所述互连结构为栅互连结构。
3.根据权利要求1所述的双应力衬垫半导体器件的形成方法，其特征在于，所述在所述基底上依次形成可灰化衬垫层和双应力衬垫层包括在所述基底上依次形成第一可灰化衬垫层和第一应力衬垫层； 在所述第一应力衬垫层上形成第一光刻胶图形，定义出所述第二区域； 以所述第一光刻胶图形为掩膜，刻蚀去除所述第二区域中的第一应力衬垫层； 灰化去除所述第一光刻胶图形和所述第二区域中的第一可灰化衬垫层； 依次形成第二可灰化衬垫层和第二应力衬垫层，覆盖所述第一区域中的第一应力衬垫层和第二区域中的基底表面；在所述第二应力衬垫层上形成第二光刻胶图形，定义出所述第一区域； 以所述第二光刻胶图形为掩膜，刻蚀去除所述第一区域中的第二应力衬垫层； 灰化去除所述第二光刻胶图形和所述第一区域中第一应力衬垫层上方的第二可灰化衬垫层。
4.根据权利要求3所述的双应力衬垫半导体器件的形成方法，其特征在于，所述第一区域中形成有PMOS晶体管，所述第二区域中形成有NMOS晶体管，所述第一应力衬垫层为压应力衬垫层，所述第二应力衬垫层为张应力衬垫层。
5.根据权利要求3所述的双应力衬垫半导体器件的形成方法，其特征在于，所述第一区域中形成有NMOS晶体管，所述第二区域中形成有PMOS晶体管，所述第一应力衬垫层为张应力衬垫层，所述第二应力衬垫层为压应力衬垫层。
6.根据权利要求4或5中任一项所述的双应力衬垫半导体器件的形成方法，其特征在于，所述张应力衬垫层和压应力衬垫层的材料为氮化硅。
7.根据权利要求1至5中任一项所述的双应力衬垫半导体器件的形成方法，其特征在于，所述可灰化衬垫层的材料为无定形碳或类金刚石碳。
8.根据权利要求1至5中任一项所述的双应力衬垫半导体器件的形成方法，其特征在于，所述可灰化衬垫层的厚度为50 A至150人。
9.根据权利要求1至5中任一项所述的双应力衬垫半导体器件的形成方法，其特征在于，所述刻蚀所述第一通孔、第二通孔和第三通孔底部的双应力衬垫层的过程中所使用的刻蚀气体为CHF3和吐的混合气体，或CH2F2和吐的混合气体。
10.根据权利要求1至5中任一项所述的双应力衬垫半导体器件的形成方法，其特征在于，所述灰化去除所述第一通孔、第二通孔和第三通孔底部的可灰化衬垫层的过程中使用的反应气体为氧气或氧气的等离子体。
全文摘要
一种双应力衬垫半导体器件的形成方法，包括提供基底，所述基底包括相接的第一区域和第二区域，分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域相接部分的基底上还形成有互连结构；在所述基底上依次形成可灰化衬垫层和双应力衬垫层；在所述双应力衬垫层上形成介质层；刻蚀所述介质层，在所述PMOS晶体管、NMOS晶体管和互连结构的接触电极上方分别形成通孔，暴露出所述双应力衬垫层；刻蚀所述通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层；灰化去除所述通孔底部的可灰化衬垫层，暴露出所述PMOS晶体管、NMOS晶体管和互连结构的接触电极。本发明避免了形成通孔的过程中对接触电极中的金属硅化物造成的损伤。
文档编号H01L21/8232GK102386130SQ20101027518
公开日2012年3月21日 申请日期2010年9月2日 优先权日2010年9月2日
发明者张海洋, 李凡 申请人:中芯国际集成电路制造(上海)有限公司