专利名称：高k栅介电层的制作方法及形成mos晶体管的方法
技术领域：
本发明涉及半导体技术领域，更具体地，本发明涉及高K栅介电层的制作方法及形成MOS晶体管的方法。
背景技术：
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。在MOS 晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高 K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为避免金属栅极的栅极金属材料对晶体管其他结构的影响，所述金属栅极与高K 栅介电层的栅极叠层结构通常采用栅极替代(!^placement gate)工艺制作。在该工艺中， 在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了栅极金属材料不适于进行高温处理的问题。然而，采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。在该工艺形成的栅极堆叠结构中，所述栅极开口的垂直侧壁上同样覆盖有高K栅介电层，这导致源漏区与金属栅极间的寄生电容增加。而金属栅极不必要的寄生电容增加会影响器件开关速度。为解决所述金属栅极寄生电容较大的问题，美国专利US6864145公开了一种通过在栅极开口垂直侧壁的栅介电层注入硅离子来降低所述栅介电层介电系数的方法。然而， 所述硅离子不仅注入在栅极开口垂直侧壁的栅介电层中，还会同时注入到栅极开口底部的栅介电层中，这会破坏栅极开口底部栅介电层的介电性能，进而影响器件性能。美国专利 US7148099则公开了另一种降低栅介电层介电系数的方法。在该方法中，需要预先在栅极开口中填满多晶硅或栅极金属材料，之后再以一定的角度注入硅离子，由于栅极开口中有多晶硅或栅极金属材料作阻挡，栅极开口底部栅介电层的介电性能不受注入影响。然而，所述多晶硅或栅极金属材料同时还阻挡硅离子注入到栅极开口垂直侧壁的栅介电层中，使得该位置的栅介电层仅有部分区域的介电系数得以降低，栅极寄生电容仍难以有效减小。
发明内容
本发明解决的问题是提供一种高K栅介电层的制作方法及形成MOS晶体管的方法，在不降低金属栅极底部栅介电层介电性能的同时，有效降低了金属栅极两侧栅介电层的介电系数，减小了栅极的寄生电容。为解决上述问题，本发明提供了一种高K栅介电层的制作方法，包括提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得半导体衬底露出；
在所述栅极开口中依次形成初始介电层与牺牲层，所述初始介电层与牺牲层保形覆盖栅极开口；在所述栅极开口中垂直注入金属离子，将栅极开口底部的初始介电层与牺牲层分别转变为高K介电层与合金层。与现有技术相比，本发明具有以下优点高K栅介电层是通过在向栅极开口内的初始介电层注入金属离子形成的，且所述金属离子的注入方向垂直于栅极开口底面，这使得栅极开口垂直侧壁的初始介电层不会形成具有较高介电系数的高K栅介电层，也就避免了在金属栅极两侧形成较大的寄生电容而影响器件性能。
图1是本发明高K栅介电层制作方法一个实施例的流程示意图。图2至图6是基于本发明高K栅介电层制作方法形成MOS晶体管第一实施例的剖面示意图。图7至图9是基于本发明高K栅介电层制作方法形成MOS晶体管第二实施例的剖面示意图。图10至图12是基于本发明高K栅介电层制作方法形成MOS晶体管第三实施例的剖面示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术的高K栅介电层制作方法中，为了降低栅极开口垂直侧壁栅介电层的介电系数，需要在所述栅介电层中注入硅离子。然而，所述硅离子的注入可能会降低栅极开口底部栅介电层的介电性能，或是由于栅极开口填充材料的阻挡而使得栅极开口垂直侧壁仅有部分栅介电层的介电系数能够被降低。针对上述问题，本发明的发明人提供了一种高K栅介电层的制作方法，在该方法中，高K栅介电层是通过在向栅极开口内的初始介电层注入金属离子形成的，且所述金属离子的注入方向垂直于栅极开口底面，这使得栅极开口垂直侧壁的初始介电层不会形成具有较高介电系数的高K栅介电层，也就避免了在金属栅极两侧形成较大的寄生电容。参考图1，示出了本发明高K栅介电层制作方法一个实施例的流程，包括执行步骤S102，提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得半导体衬底露出；执行步骤S104，在所述栅极开口中依次形成初始介电层与牺牲层，所述初始介电层与牺牲层保形覆盖栅极开口；执行步骤S106，在所述栅极开口中垂直注入金属离子，将栅极开口底部的初始介电层与牺牲层分别转变为高K介电层与合金层。所述栅极开口底部的高K介电层即为高K栅介电层。在所述高K栅介电层形成后， 需要继续在所述栅极开口中填充金属材料，以形成金属栅极。接下来，结合具体的实施例，对本发明高K栅介电层的制作方法及形成MOS晶体管的方法进行进一步的说明。第一实施例图2至图6是本发明基于本发明高K栅介电层制作方法形成MOS晶体管第一实施例的剖面示意图。如图2所示，提供半导体衬底201，所述半导体衬底201上形成有介电保护层203， 所述介电保护层203覆盖半导体衬底201表面。所述介电保护层203中还形成有栅极开口 207，所述栅极开口 207使得其底部的半导体衬底201表面露出。在本实施例中，所述栅极开口 207两侧的介电保护层中还形成有第一间隙壁205。所述第一间隙壁205采用氮化硅或其他介电材料。如图3所示，在所述介电保护层203与栅极开口 207中依次形成初始介电层209 与牺牲层211，所述初始介电层209与牺牲层211保形覆盖所述栅极开口 207。所述保形覆盖是指相对于栅极开口 207的深度与宽度而言，初始介电层209与牺牲层211的厚度较小， 不会填充满所述栅极开口 207，使得所述栅极开口 207仍保持与未形成薄膜前类似的形状。
在本实施例中，所述初始介电层209包括氧化硅或氮氧化硅等非高K介电材料。对于所述氧化硅，可以采用化学气相淀积方法形成；对于所述氮氧化硅，可以采用先化学气相淀积形成氧化硅，再进行快速热氮化(RTN)处理形成所述氮氧化硅；所述牺牲层211为多晶硅或非晶硅，采用化学气相电极方法形成所述多晶硅或非晶硅。所述牺牲层211用于阻挡后续注入的金属离子，避免因金属离子注入不均勻而引起的初始介电层209的介电常数变化不均。所述初始介电层209的厚度小于6纳米，所述牺牲层211的厚度为30纳米至150 纳米。如图4所示，对所述半导体衬底201垂直注入金属离子，所述金属离子掺杂至栅极开口 207底部、以及栅极开口 207外的初始介电层209与牺牲层211中，在对应位置分别形成高K介电层213与合金层215。其中，位于栅极开口 207底部的高K介电层213即为高K 栅介电层。所述金属离子包括Hf、Zr、La、Ti、Ta等，所述金属离子的氧化物或氮氧化物具有高于氧化硅的介电系数。所述金属离子的注入剂量为1E16至1E17/平方厘米，注入离子的能量为IkeV至lOkeV。之所以注入离子的能量较低，是考虑到所述注入的金属离子需要集中于初始介电层209的位置，而较高的能量可能会使得金属离子注入到半导体衬底201中， 并造成介电层穿通。以所述金属离子为Hf为例，所述初始介电层209为氧化硅时，所述高K介电层213 为HfSiO，所述初始介电层209为氮氧化硅时，所述高K介电层213为HfSiON。而所述合金层215则为Si与Hf的合金。由于所述金属离子是沿垂直于栅极开口 207的底部的方向注入的，栅极开口 207 垂直侧壁上的初始介电层209并不会掺杂进金属离子，也就不会转变为高K介电材料。
如图5所示，在注入金属离子之后，移除所述合金层，以及栅极开口 207垂直侧壁的牺牲层，露出初始介电层209与高K介电层213。在本实施例中，所述牺牲层为硅、所述合金层为硅与金属材料的合金，因此，采用TMAH溶液移除所述硅或硅的合金，所述TMAH(四甲基氢氧化氨)溶液中TMAH的质量分数为10%至30%。接着，采用快速热氧化(RTO)和/或快速热氮化(RTN)在所述初始介电层209及高K介电层213上形成缓冲介电层217。在本实施例中，所述快速热氧化及快速热氮化的反应温度为800摄氏度至1100摄氏度，反应时间为30秒至3分钟。经过所述快速热氧化和 /或快速热氮化处理后，形成的缓冲介电层217为氧化硅、氮化硅或氮氧化硅，厚度小于20 纳米。具体而言，采用快速热氧化形成的缓冲介电层217为氧化硅，采用快速热氮化形成的缓冲介电层217为氮化硅，采用快速热氧化与快速热氮化形成的缓冲介电层217为氮氧化娃。如图6所示，在所述栅极开口中填充金属材料以形成金属栅极219。在本实施例中，所述栅极金属材料可以采用W、Co、Cu或其他金属材料。上述工艺执行后，形成了具有高K栅介电层与金属栅极的栅极结构，所述金属栅极两侧的栅介电层具有较低的介电系数，从而减小了栅极寄生电容，提高了器件性能。第二实施例如图4所示，在金属离子注入之后，栅极开口 207中形成了高K介电层213与合金层215。与本发明第一实施例有所不同，在第二实施例中，所述合金层215以及牺牲层211 无需去除，而是利用这两种材料继续制作金属硅化物。相应的，所述形成MOS晶体管的方法如下图7至图9是本发明基于本发明高K栅介电层制作方法形成MOS晶体管第二实施例的剖面示意图。其中，图7的制作方法是在图2至图4的流程之后实施的，所述图2至图 4的处理流程不再赘述。如图7所示，所述半导体衬底201上形成有介电保护层203，所述介电保护层层 203中形成有露出半导体衬底201的栅极开口 207，所述栅极开口 207的垂直侧壁上形成有初始介电层209及牺牲层211，所述栅极开口 207的底部与介电保护层203上还形成有高K 介电层213与合金层215。接着，在所述合金层215与牺牲层211上形成金属层321，所述金属层321包括Ti、 Ta、Ni、Co或其他金属材料。如图8所示，对所述半导体衬底201进行快速退火处理。所快速退火处理使得金属层与其下含硅的合金层及牺牲层反应，形成金属硅化物323，所述金属硅化物323覆盖整个栅极开口 207，所述金属硅化物323用于作为调节MOS晶体管阈值电压的功函数金属层。如图9所示，在所述栅极开口中填充栅极金属材料以形成金属栅极319。在本实施例中，所述栅极金属材料可以采用W、Co、Cu或其他金属材料。第三实施例如图4所示，在金属离子注入之后，栅极开口 207中形成了高K介电层213与合金层215。与本发明第一实施例有所不同，在第三实施例中，可以利用类似间隙壁的形成工艺进一步增大所述栅极开口 207垂直侧壁位置的介电层厚度，以降低栅极寄生电容。相应的， 所述形成MOS晶体管的方法如下
图10至图12是基于本发明高K栅介电层制作方法形成MOS晶体管第三实施例的剖面示意图。其中，图10的制作方法是在图2至图4的流程之后实施的，所述图2至图4 的处理流程不再赘述。如图10所示，在金属离子垂直注入之后，移除牺牲层与合金层。之后，在所述高K 介电层213与初始介电层209上继续形成衬垫层425，所述衬垫层425保形覆盖所述栅极开口 207。在本实施例中，所述衬垫层425采用氧化硅或氮氧化硅，厚度小于10纳米。接着，如图11所示，在衬垫层425上继续形成间隙壁介电层，所述间隙壁介电层保形覆盖栅极开口 207，所述间隙壁介电层可以采用氮化硅。之后，对所述间隙壁介电层进行各向同性干法刻蚀，移除栅极开口 207底部与栅极开口 207外的间隙壁介电层，在所述栅极开口 207的垂直侧壁形成第二间隙壁427。所述第二间隙壁427将栅极开口 207的宽度进一步缩小，从而使得后续形成的金属栅极与源漏区的间距进一步增大，进而使得栅极寄生电容得以减小。如图12所示，在所述栅极开口中填充栅极金属材料以形成金属栅极419，所述金属栅极419的两侧与第二间隙壁427相连接。在本实施例中，所述栅极金属材料可以采用 W、Co、Cu或其他金属材料。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种高K栅介电层的制作方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得半导体衬底露出；在所述栅极开口中依次形成初始介电层与牺牲层，所述初始介电层与牺牲层保形覆盖栅极开口 ；在所述栅极开口中垂直注入金属离子，将栅极开口底部的初始介电层与牺牲层分别转变为高K介电层与合金层。
2.如权利要求1所述的制作方法，其特征在于，所述初始介电层包括氧化硅或氮氧化娃。
3.如权利要求2所述的制作方法，其特征在于，所述初始介电层的厚度小于6纳米。
4.如权利要求1所述的制作方法，其特征在于，所述牺牲层采用多晶硅或非晶硅。
5.如权利要求4所述的制作方法，其特征在于，所述牺牲层的厚度为30纳米至150纳米。
6.如权利要求1所述的制作方法，其特征在于，所述注入的金属离子包括Hf、Zr、La、 Ti 或 Ta。
7.如权利要求.1所述的制作方法，其特征在于，所述金属离子的注入条件为注入剂量1E16至1E17/平方厘米，注入能量为IkeV至lOkeV。
8.一种应用权利要求1的制作方法形成MOS晶体管的方法，包括在形成高K介电层与合金层后，移除所述栅极开口中的牺牲层与合金层，露出高K介电层与初始介电层； 在所述栅极开口中填充栅极金属材料以形成金属栅极。
9.如权利要求8所述的形成MOS晶体管的方法，其中，在形成所述金属栅极前，还包括 在所述高K介电层与初始介电层上形成缓冲介电层，所述缓冲介电层保形覆盖所述栅极开
10.如权利要求9所述的形成MOS晶体管的方法，其中，所述缓冲介电层采用氧化硅或氮氧化硅。
11.如权利要求10所述的形成MOS晶体管的方法，其中，所述缓冲介电层为氧化硅时， 采用快速热氧化的方法形成所述氧化硅；所述缓冲介电层为氮氧化硅时，采用先快速热氧化再快速热氮化的方法形成所述氮氧化硅。
12.如权利要求8至11任一项所述的形成MOS晶体管的方法，其中，所述金属栅极采用 W、Co或Cu形成。
13.一种应用权利要求4的制作方法形成MOS晶体管的方法，包括在形成高K介电层与合金层后，在所述牺牲层与合金层上形成金属层；对所述半导体衬底进行快速退火处理，使得所述牺牲层与合金层转变为金属硅化物； 在所述栅极开口中填充栅极金属材料以形成金属栅极。
14.如权利要求12所述的形成MOS晶体管的方法，其中，所述金属层包括Ti、Ta、Ni或Co0
15.如权利要求13或14所述的形成MOS晶体管的方法，其中，所述金属栅极采用W、Co或Cu形成。
16.一种应用权利要求1的制作方法形成MOS晶体管的方法，包括在形成高K介电层与合金层后，移除所述栅极开口中的牺牲层与合金层，露出高K介电层与初始介电层； 在所述高K介电层与初始介电层上依次形成衬垫层与间隙壁介电层； 各向异性刻蚀所述间隙壁介电层，移除栅极开口外与栅极开口底部的间隙壁介电层， 在栅极开口的垂直侧壁形成第二间隙壁。
17.如权利要求14所述的形成MOS晶体管的方法，其中，所述衬垫层包括氧化硅或氮氧化硅，所述间隙壁介电层采用氮化硅。
18.如权利要求16或17所述的形成MOS晶体管的方法，其特征在于，所述金属栅极采用W、Co或Cu形成。
全文摘要
本发明涉及高K栅介电层的制作方法及形成MOS晶体管的方法，包括提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得半导体衬底露出；在所述栅极开口中依次形成初始介电层与牺牲层，所述初始介电层与牺牲层保形覆盖栅极开口；在所述栅极开口中垂直注入金属离子，将栅极开口底部的初始介电层与牺牲层分别转变为高K介电层与合金层。本发明通过在向栅极开口内的初始介电层注入金属离子形成高K栅介电层，且所述金属离子的注入方向垂直于栅极开口底面，这使得栅极开口垂直侧壁的初始介电层不会形成具有较高介电系数的高K栅介电层，也就避免了在金属栅极两侧形成较大的寄生电容而影响器件性能。
文档编号H01L21/336GK102386079SQ20101027517
公开日2012年3月21日 申请日期2010年9月2日 优先权日2010年9月2日
发明者三重野文健 申请人:中芯国际集成电路制造(上海)有限公司