专利名称：形成具有压电电阻的器件的方法和加速度计的制作方法
技术领域：
本发明涉及半导体器件的制造工艺。
背景技术：
过去，微机电系统(MEMS)由于MEMS器件呈现的灵敏度、时空分辨率和较低功率需求，已证明在许多应用中均是有效的解决方案。一种此类应用是整合电容、光学或压电电阻 (器)技术的平面内惯性传感器。在使用离子植入技术的应用中，压电电阻已形成于传感元件的壁上。然而，植入压电电阻会遇到增大的噪声级、降低的灵敏度和更高的热预算的问题。需要一种在传感元件壁上形成压电电阻的方法，其提供呈现出降低的噪声级的压电电阻。另外还需要形成于传感元件壁上的压电电阻，所述压电电阻呈现出良好的灵敏度和低热预算。
发明内容
根据本发明的一个实施例，提供了一种形成具有压电电阻的器件的方法，包括提供基底；在基底中蚀刻沟槽，以形成竖直壁；在竖直壁上外延生长压电电阻层；以及使竖直壁与沿着水平面延伸的基底的底层分离，以使得压电电阻层可相对于水平面内的底层运动。另一个实施例在于在基底中蚀刻以形成竖直壁，氧化暴露的侧壁区域，在系缚件区域上沿着竖直壁选择性地移除氧化物，外延生长压电电阻层并使竖直壁与基底的底层分离。根据本发明的另一个实施例，平面内加速度计包括绝缘体上硅(SOI)基底，其包括位于SOI处理层(handle layer)与SOI活性层之间的埋入氧化物层(或埋入氧化层)；沟槽，其从基底的上表面穿过SOI活性层延伸至由埋入氧化物层形成的空隙区域；系缚件(或索带件)， 其由SOI活性层形成，所述系缚件在空隙区域上方延伸且位于沟槽的第一部分与沟槽的第二部分之间；系缚件的第一端部，其与SOI处理层呈固定关系；系缚件的第二端部，其可在由基底的上表面限定的平面平行的平面内运动；以及第一压电电阻，其从系缚件外延生长进入沟槽的第一部分内。可使用的另一基底是块体硅基底，其具有限定从上表面延伸至所需深度的沟槽的特征。根据另一个实施例，一种形成压电电阻器件的方法包括提供绝缘体上硅(SOI)基底或块体硅基底；在SOI或硅基底的上表面上形成第一光掩模；穿过第一光掩模中的窗口在SOI或硅基底的上表面中植入(引入)导电杂质，以形成第一径迹；在SOI 或硅基底的所述上表面上形成第二光掩模；在SOI或硅基底的上表面中蚀刻沟槽，所述沟槽穿过SOI基底的活性层到达SOI基底的埋入氧化物层，或者对于硅基底到达所需深度；在由沟槽蚀刻暴露的活性层的一部分上外延形成至少一个压电电阻；以及移除位于通过沟槽蚀刻暴露的活性层的部分下方的埋入氧化物层的一部分。就硅基底而言，从系缚件和检测质量或检测质量块(proofmass)正下方的背侧移除硅的一部分。压电电阻器件也可在结构释放后形成。
图1示出了根据本发明的原理具有外延生长压电电阻的加速度计器件的透视图；图2示出了根据本发明的原理制造具有外延生长压电电阻的器件的工艺流程图；图3示出了可用于根据本发明的原理的器件中的基底的横截面图，其中所述基底在该实施例中为绝缘体上硅(SOI)基底；图4示出了图3中的基底的俯视图，其中光掩模包括具有待植入基底的上表面中的导电径迹的形状的窗口；图5示出了沿图4中的线A-A剖开的图4的光掩模和基底的横截面图；图6示出了在杂质已植入且激活并且薄硅氧化物层已生长于基底的上表面上后图4中的基底的横截面图；图7示出了图6中的基底的俯视图，其中光掩模包括具有待蚀刻到基底的上表面中的沟槽的形状的窗口；图8示出了沿图7中的线B-B剖开的图7的光掩模和基底的横截面图；图9示出了在已穿过SOI活性层至埋入氧化物层蚀刻了沟槽且压电电阻外延单晶硅已选择性沉积在由沟槽暴露的SOI活性层的竖直壁上后图7中的基底的俯视图；图10示出了沿图9中的线C-C剖开的图9中的基底的横截面图；图11示出了已蚀刻了压电电阻外延单晶硅层而留下位于系缚件区域的侧壁上的两个压电电阻传感元件后图9中的基底的俯视图；图12示出了沿图11中的线D-D剖开的图11中的基底的横截面图；图13示出了在已使用汽相蚀刻移除部分埋入氧化物层而在系缚件区域和检测质量区域下形成空隙后图11中的基底的横截面图；图14示出了图13中的基底的俯视图，其中荫罩包括具有待形成于基底的上表面上的接触垫的形状的窗口；图15示出了图14中的基底的俯视图，其中形成于基底的上表面上的接触垫与基底的上表面中的导电径迹导电接触；图16示出了沿图15的线E-E剖开的图15中的基底的俯视图；图17示出了根据本发明的原理形成的另一配置器件的俯视图，该器件配置有两个加速度计；图18示出了根据本发明的原理形成的另一配置器件的俯视图，该器件配置有共享一个公共检测质量的两个加速度计；图19示出了根据本发明的原理形成的另一配置器件的俯视图，该器件配置成提供三个加速传感范围。
具体实施例方式为了更好地理解本发明的原理，现将参照图中示出并在下文说明书中描述中的实施例对进一步对本发明进行描述。应理解，不意欲对本发明的范围进行任何限制。进一步应理解，本发明包括对示出的实施例的任何改变和修改，且包括本发明领域技术人员通常了解的本发明的原理的进一步应用。图1示出了加速度计器件100的透视图。器件100形成于基底102上，该基底在此实施例中为绝缘体上硅(SOI)基底。基底102包括SOI处理层(handle layer) 104、埋入氧化物层106和SOI活性层108，为使描述更清楚，SOI活性层108以部分切去的方式示出。沟槽110从SOI活性层108的上表面112延伸至SOI处理层104与SOI活性层 108之间的空隙区域114，所述空隙区域114通过移除埋入氧化物层106的部分而形成。沟槽110限界锚区域116，所述锚区域116通过埋入氧化物层106的残留部118连接至SOI处理层104。三个接触垫120、122和IM位于锚区域116的上表面上。在该实施例中由铝制成或者可由其他金属或导电材料制成的接触垫120与植入的导电径迹1 或SOI活性层108 中的诸如金属或硅的其他导电材料导电接触。导电径迹1 又与压电电阻传感元件1 导电接触。压电电阻传感元件1 沿着系缚件区域(也称为悬臂)130的长度延伸，从系缚件区域130的一侧向外延伸进入沟槽110中。类似地，接触垫123与植入的导电径迹132或者SOI活性层108中的诸如金属或硅的其他导电材料导电接触。导电径迹132又与压电电阻传感元件134导电接触。压电电阻传感元件134沿着系缚件区域130的长度延伸，从系缚件区域130的相反侧向外延伸进入沟槽110中。接触垫122与植入的导电径迹138或者SOI活性层108中的诸如金属或硅的其他导电材料导电接触。导电径迹138包括植入或者导电掺杂或沉积在锚区域116中的锚部分 140。导电径迹的延伸部分142越过系缚件区域130延伸至基区144。基区144植入或导电掺杂或沉积至检测质量区域(proof mass area) 146中，并且与压电电阻传感元件1 和压电电阻传感元件134导电连接。在操作时，加速度计器件100安装至目标物体(未图示)上。当目标物体(未图示)沿箭头148的方向加速时，固定附着至目标物体(未图示)上的SOI处理层104与目标物体(未图示)同时加速。锚区域116通过残留部118固定安装至SOI处理层104上。 相应地，锚区域116也与目标物体(未图示)同时加速。检测质量区域146和系缚件区域130未固定安装至SOI处理层104上。相反，检测质量区域146和系缚件区域130由锚区域116支撑。相应地，随着锚区域116沿箭头148 的方向加速，系缚件由于系缚件区域130和检测质量区域146的惯性而挠曲(或弯曲)。系缚件区域130的挠曲导致压电电阻传感元件1 和134挠曲。压电电阻传感元件1 和 134将挠曲区域的机械运动转换成电阻变化。导电径迹126、132和138提供了电流传导路径，其将压电电阻传感元件中的电阻变化转换成传感元件1观、134上的电压变化，进而导致接触垫120、122和125上的电压差。 接着可使用电阻或电压变化来确定目标物体(未图示)的加速度。图2示出了可用于制造加速度计器件100的制造工艺的流程图150。图2的工艺 150开始(方框152)并提供基底(方框154)。接着形成限定低电阻系数连接路径的光掩模(方框156)，随后植入杂质以形成低电阻系数路径(方框158)。激活植入的杂质且通过热氧化生长薄二氧化硅层(方框160)。形成用于限定薄二氧化硅层中的锚、系缚件和检测质量的第二光掩模(方框 162)，随后，使用深反应离子蚀刻形成从基底的上表面到基底的埋入氧化物层的沟槽，以形成锚、系缚件和检测质量区域(方框164)。在通过深离子反应蚀刻暴露的硅区域上选择性沉积掺杂的外延单晶硅(方框166)。形成第三光掩模，以保护系缚件的侧壁区域上的压电电阻外延单晶硅(方框168)，且蚀刻掉未受保护的压电电阻外延单晶硅(方框170)。移除部分埋入氧化物层，以释放检测质量和系缚件(方框172)。形成荫罩(shadow mask)，以限定电接触垫区域(方框174)，以及溅射沉积铝，以形成电接触区域(方框176)。接着工艺结束(方框178)。图3-16中示出了图2的工艺的一个实例。图3中示出了基底200。该实施例中的基底200为绝缘体上硅(SOI)基底，其包括SOI处理层202、埋入二氧化硅层204和活性 SOI层206。接着，在SOI活性层206的暴露的上表面上形成光掩模208，如图4和5所示。 光掩模208包括窗口 210，活性层206通过窗口被暴露。接着，杂质穿过窗口 210植入活性层206内。使用热氧化激活杂质，以形成SOI活性层206内的导电径迹212和薄二氧化硅层214，该薄二氧化硅层214覆盖导电径迹212和SOI活性层206，如图6所示。接着，如图7和8中所示，在硅氧化物层214上形成光掩模220。光掩模220包括窗口 222，所述窗口 222限定固定锚区域224、系缚件区域2 和检测质量区域228。接着， 利用深反应离子蚀刻工艺在通过窗口 222暴露的部分二氧化硅层214以及位于二氧化硅层 214的暴露部分的正下方的部分SOI活性层206中形成沟槽230 (参见图9和10)，以暴露位于二氧化硅层214的暴露部分的正下方的埋入氧化物层204的一部分。接着在由沟槽230 暴露的SOI活性层206的内部竖直表面上外延沉积选择性单晶硅层232，如图9和10所示。 外延硅材料的选择性沉积也在由沟槽230暴露的SOI活性层206的外部竖直表面上形成单晶硅层234。接着使用光刻法保护与系缚件区域2 相邻的单晶硅层232的部分，并且蚀刻单晶硅层234和单晶硅层232的残余部分。因而，如图11和12所示，沟槽230内的单晶硅层 234完全移除，而且单晶硅层232除了与系缚件区域2 相邻的传感元件236和238之外也被移除。传感元件236与径迹212中的两个导电连接。具体言之，传感元件236与位于锚区域2M中的外部径迹240导电连接，且连接至内部径迹M2。内部径迹242包括与传感元件236导电连接的位于检测质量区域2 中的基部M4、沿系缚件区域226延伸的延伸部分 246以及位于锚区域224中的端部M8。传感元件238也与基部244导电连接。传感元件 238进一步导电连接至外部径迹250。接着通过沟槽230引入气相氢氟酸，以移除部分埋入氧化物层204。氢氟酸蚀刻在埋入氧化物层204中形成空隙区域，而留下残留部沈0、262和沈4，如图13所示。残留部262将锚区域2 支撑在SOI处理层202上。然而，系缚件区域2 和检测质量区域2 从SOI处理层202释放，因为埋入氧化物层204中的空隙区域使系缚件区域2 和检测质量区域2 与SOI处理层202分离。相应地，检测质量区域228由系缚件区域2 支撑，系缚件区域2 充当由锚区域2M支撑的悬臂。如图14所示，在SOI活性层2 上形成荫罩270。荫罩270包括窗口 272、274和 276。外部径迹M0、内部径迹242和外部径迹250的垫连接部分278、280和282分别通过窗口 272、274和276暴露。铝或者其他金属或导电材料溅射沉积至垫连接部分278、280和 282上，以形成图15和16所示的接触垫观4、286和观8。上述工艺和器件可通过多种方式修改，以提供用于包括但不限于惯性传感、剪应力传感、平面内力传感等不同应用的器件。举例而言，图17的器件300包括单个基底306上的两个加速度计302和304。单个沟槽308限定两个器件302和304。器件302和304中的每一个以与加速度计100相同的方式形成。在另一实施例中，图18所示的加速度计310包括单个检测质量312。分别从两个锚区域318和320延伸的两个悬臂314和316支撑检测质量312。锚区域318和320中的每一个分别包括一组接触垫322和324。来自接触垫组322和324的输出可以组合。或者， 两个悬臂314或316中的一个可用作主传感器，两个悬臂314或316中的另一个用作备用传感器。参照图19，以与加速度计100大体相同的方式形成多范围加速度计330。然而，加速度计330包括五个悬臂332、334、336、338和；340。悬臂332、3；34、336、338和；340中的每一个传导连接至位于相应锚区域352、354、356、358或360上的相应组接触垫342、344、346、 348 或 350。悬臂332、334、336、338和340支撑三个检测质量362、364和366。具体言之，悬臂 332和338支撑检测质量362，悬臂334和336支撑检测质量364，且悬臂340支撑检测质量 366。检测质量362具有检测质量362、364和366中的最大质量，而检测质量366具有最小质量。相应地，虽然悬臂332、334、336、338和340中的每一个相同，检测质量362的惯性大于检测质量364的惯性。因而，当受到相同加速力时，悬臂332和338将比悬臂334和 336弯曲得更多。另外，尽管检测质量336由单个悬臂340支撑，选择相应的质量，以使得悬臂332、334、336和338中的每一个将比悬臂340弯曲得更多。因而器件330提供了加速度计，该加速度计可配线，以输出高范围输出、低范围输出和中等范围输出。器件330进一步配置成提供对中等范围加速力输出和低范围加速力输出的增大灵敏度。具体言之，来自接触垫组342和348的输出可组合，以提供对低范围输出的增大灵敏度，同时接触垫组344和346可组合，以提供对中等范围输出的增大灵敏度。在其他实施例中，更多压电电阻组合，以为器件提供输出。在另外的实施例中，悬臂不平行。另外，根据本发明的原理的器件的响应特性可通过其他方式修改。除了使用定位于悬臂上的配重(重量块)外，可选择悬臂本身的尺寸以及在形成悬臂中使用的不同材料的可能性，以提供所需特性。这些未释放器件的其他用途可以是温度补偿基准器件。虽然已在附图和上文说明中示出并描述了本发明，但是这些附图和说明应被认为是示例性的，其特性不受限制。应理解，仅仅给出了优选实施例，且希望保护落入本发明的精神内的所有变化、修改和其他应用。
权利要求
1.一种形成具有压电电阻的器件的方法，包括 提供基底；在所述基底中蚀刻沟槽，以形成竖直壁； 在所述竖直壁上外延生长压电电阻层；以及使所述竖直壁与沿着水平面延伸的所述基底的底层分离，以使得所述压电电阻层可相对于所述水平面内的所述底层运动。
2.如权利要求1所述的方法，其特征在于，蚀刻沟槽包括蚀刻绝缘体上硅(SOI)基底的活性部分，以限定锚区域、检测质量区域以及在所述锚区域和所述检测质量区域之间延伸的系缚件区域，所述方法进一步包括在所述SOI基底内植入中心导电径迹，选择植入的中心导电径迹的位置，以使得在沟槽蚀刻后，所述中心导电径迹从所述检测质量区域沿着所述系缚件区域延伸至所述锚区域。
3.如权利要求2所述的方法，其特征在于，生长压电电阻层包括 在所述系缚件区域的第一竖直壁上生长第一压电电阻层部分；以及在所述系缚件区域的第二竖直壁上生长第二压电电阻层部分。
4.如权利要求3所述的方法，其特征在于，进一步包括在所述SOI基底内植入第一外部导电径迹，选择植入的第一外部导电径迹的位置，以使得生长第一压电电阻层部分包括生长与位于所述锚区域中的第一外部径迹导电接触的第一压电电阻层部分；以及在所述SOI基底内植入第二外部导电径迹，选择植入的第二外部导电径迹的位置，以使得生长第二压电电阻层部分包括生长与位于所述锚区域中的第二外部径迹导电接触的第二压电电阻层部分。
5.如权利要求4所述的方法，其特征在于，进一步包括 在所述第一外部导电径迹的一部分上形成第一接触垫； 在所述第二外部导电径迹的一部分上形成第二接触垫；以及在所述中心导电径迹的一部分上形成第三接触垫。
6.如权利要求3所述的方法，其特征在于，分离所述竖直壁包括 将汽相蚀刻引入所述沟槽中；汽相蚀刻所述系缚件区域下方的SOI埋入氧化物层的部分；以及汽相蚀刻所述检测质量区域下方的SOI埋入氧化物层的部分。
7.一种平面内加速度计，包括绝缘体上硅(SOI)基底，其包括位于SOI处理层与SOI活性层之间的埋入氧化物层； 沟槽，其从所述基底的上表面穿过所述SOI活性层延伸至由所述埋入氧化物层形成的空隙区域；系缚件，其由所述SOI活性层形成，所述系缚件在所述空隙区域上方延伸且位于所述沟槽的第一部分与所述沟槽的第二部分之间；与所述SOI处理层呈固定关系的所述系缚件的第一端部；可在由所述基底的所述上表面限定的平面平行的平面内运动的所述系缚件的第二端部；以及第一压电电阻，其从所述系缚件外延生长进入所述系缚件的所述第一部分。
8.如权利要求7所述的平面内加速度计，其特征在于，进一步包括由所述SOI活性层形成的检测质量区域，所述检测质量区域由所述系缚件支撑且在所述空隙区域上方延伸，并由所述沟槽的第三部分限界。
9.如权利要求8所述的平面内加速度计，其特征在于，进一步包括 由所述SOI活性层形成的锚区域，所述锚区域支撑所述系缚件；以及第一导电径迹，其植入所述SOI活性层内，所述第一导电径迹与所述第一压电电阻的第一端部电耦合，且从所述检测质量区域延伸至所述锚区域。
10.如权利要求9所述的平面内加速度计，其特征在于，进一步包括第二压电电阻，其由所述系缚件外延生长至所述沟槽的所述第二部分内，所述第二压电电阻的第一端部与所述第一导电径迹电耦合；锚区域，其由所述SOI活性层形成，所述锚区域支撑所述系缚件； 第二导电径迹，其位于所述锚区域中且与所述第一压电电阻的第二端部电耦合；以及第三导电径迹，其位于所述锚区域中且与所述第二压电电阻的第二端部电耦合。
11.如权利要求10所述的平面内加速度计，其特征在于，进一步包括 第一接触垫，其与所述第一压电电阻电耦合；第二接触垫，其与所述第二压电电阻电耦合；以及第三接触垫，其与所述第一导电径迹电耦合。
12.—种形成压电电阻器件的方法，包括 提供绝缘体上硅(SOI)基底；在所述SOI基底的上表面上形成第一光掩模；通过所述第一光掩模中的窗口在所述SOI基底的所述上表面中植入导电杂质，以形成第一径迹；在所述SOI基底的所述上表面上形成第二光掩模；在所述SOI基底的所述上表面中蚀刻沟槽，所述沟槽穿过所述SOI基底的活性层到达所述SOI基底的埋入氧化物层；在由沟槽蚀刻暴露的所述活性层的一部分上外延形成至少一个压电电阻；以及移除位于通过沟槽蚀刻暴露的所述活性层的部分下方的所述埋入氧化物层的一部分。
13.如权利要求12所述的方法，其特征在于，进一步包括 激活所述植入的导电杂质；以及在所述SOI基底的所述上表面上形成薄二氧化硅层。
14.如权利要求12所述的方法，其特征在于，形成至少一个压电电阻包括 在由沟槽蚀刻暴露的所述活性层的部分上形成压电电阻层；在所述压电电阻层的一部分上形成第三光掩模；以及蚀刻所述压电电阻层的未遮蔽部分。
15.如权利要求12所述的方法，其特征在于，进一步包括 在所述基底的所述上表面上形成荫罩；以及通过所述荫罩中的窗口在所述SOI基底的所述上表面上溅射沉积接触垫。
16.如权利要求12所述的方法，其特征在于，移除所述埋入氧化物层的一部分进一步包括移除位于检测质量区域下方的所述埋入氧化物层的一部分。
17.如权利要求12所述的方法，其特征在于，移除所述埋入氧化物层的一部分包括 通过所述沟槽汽相蚀刻所述埋入氧化物层的一部分。
18.如权利要求12所述的方法，其特征在于，形成至少一个压电电阻包括 形成第一压电电阻；以及使所述第一压电电阻与所述第一径迹电耦合。
19.如权利要求18所述的方法，其特征在于，形成至少一个压电电阻进一步包括 形成第二压电电阻；使所述第二压电电阻与所述第一径迹电耦合； 使所述第一压电电阻与第二径迹电耦合；以及使所述第二压电电阻与第三径迹电耦合。
20.如权利要求19所述的方法，其特征在于，进一步包括 形成与所述第一径迹电连通的第一接触垫；形成与所述第二径迹电连通的第二接触垫；以及形成与所述第三径迹电连通的第三接触垫。
全文摘要
本发明公开了一种形成具有压电电阻的器件的方法。在一个实施例中，该方法包括提供基底；在基底中蚀刻沟槽以形成竖直壁；在竖直壁上外延生长压电电阻层；以及使竖直壁与沿水平面延伸的基底的底层分离，以使得压电电阻层可相对于水平面内的底层运动。
文档编号H01L27/12GK102326088SQ201080008388
公开日2012年1月18日 申请日期2010年1月12日 优先权日2009年1月13日
发明者A·A·巴尔利安, B·普鲁伊特, G·亚马 申请人:罗伯特·博世有限公司