专利名称：半导体组件的制作方法
技术领域：
本发明涉及一种半导体组件，具体涉及一种具有超接口(superjimction)结构的半导体组件。
背景技术：
在金属氧化物半导体(metal oxide semiconductor, M0S)组件中，汲极与源极间导通电阻RDS(on)的大小与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少MOS组件所消耗的功率。在导通电阻RDS(on)中，用于耐压的磊晶层所造成的电阻值所占的比例为最高。虽然增加磊晶层中导电物质的掺杂浓度可提升磊晶层的电阻值，但磊晶层的作用为用于承受高电压。若增加掺杂浓度会降低磊晶层的崩溃电压，因而降低金属氧化物半导体组件的耐压能力。因此发展出一种具有超接口(superjunction)结构的半导体组件，以兼具高耐压能力以及低导通电阻。请参考图1，图1为公知的具有超接口结构的半导体组件的剖面示意图。如图1所示，半导体组件10包括一 N型基底12、一 N型磊晶层14、多个P型半导体层16、多个P型基体掺杂区18、多个柵极结构20、一源极金属层22以及一漏极金属层24。N型磊晶层14具有多个深沟槽沈，且各P型半导体层16分别填入各深沟槽沈内，使N型磊晶层14与各P 型半导体层16沿一水平方向依序交替设置。并且，各P型基体掺杂区18设在各P型半导体层16上，且各柵极结构20分别设在相邻P型基体掺杂区18间的N型磊晶层14上。源极金属层22覆盖于N型基底12上，且电连接P型半导体层16。由于N型磊晶层14与各P 型半导体层16构成一 PN结构，即为超接口结构观，可将N型磊晶层14与各P型基体掺杂区18之间所形成的空乏区，延伸至N型磊晶层14与各P型半导体层16之间，因而可增加空乏区的范围，进而降低N型磊晶层14与各P型基体掺杂区18之间的垂直电场，且提升耐压能力。由于N型磊晶层14与各P型基体掺杂区18之间的垂直电场减少，因此可提升N 型磊晶层14的掺杂浓度，以降低垂直方向上N型磊晶层14的电阻值。请参考图2，图2为公知的半导体组件的俯视示意图。如图2所示，公知的半导体组件10具有一主动组件区30以及一围绕主动组件区30的外围区32，且公知的超接口结构 28延伸至外围区32，并且外围区32的各P型半导体层16与N型磊晶层14环绕主动组件区30。在主动组件区30中，各P型半导体层16的俯视图案为矩形，且最邻近外围区32的 P型半导体层16面对外围区32的转角为直角。位于外围区32中，各P型半导体层16与N 型磊晶层14在转角处具有圆角。由此可知，在最邻近外围区32的P型半导体层16中，第一点34与外围区32的P型半导体层16的间距不等于第二点36与外围区32的P型半导体层16的间距，使最邻近外围区32的P型半导体层16与相接触的N型磊晶层14之间产生不均勻电场。因此，主动组件区30与外围区32间的超接口结构观所能承受的崩溃电压会小于主动组件区30内的超接口结构观所能承受的崩溃电压，使半导体组件10的耐压能力受到主动组件区30与外围区32间的超接口结构观的限制，而无法由主动组件区30的晶体管组件来决定。并且，主动组件区30与外围区32间的超接口结构观具有直角结构而容易在转角处累积电荷，并产生高电场，因此也容易造成半导体组件10产生电压崩溃。因此，解决半导体组件的耐压能力受到主动组件区与外围区间的超接口结构的限制，以及超接口结构的直角结构产生高电场的问题，实为一重要的课题。
发明内容
本发明的目的在于提供一种半导体组件，以解决上述公知的半导体组件的问题。为达上述之目的，本发明提供一种半导体组件。半导体组件包括一基底、一磊晶层、至少一第一半导体层以及一第二半导体层。基底具有一第一导电类型，并定义有一主动组件区以及围绕主动组件区的一外围区。磊晶层具有第一导电类型，且设在基底上。第一半导体层具有一第二导电类型，且位于外围区内的磊晶层中。第一半导体层具有一圆弧部、 从圆弧部的一端延伸出的一第一条状部以及从圆弧部的另一端延伸出的一第二条状部，其中第一条状部指向主动组件区，且第二条状部垂直第一条状部。第二半导体层具有第二导电类型，且设在主动组件区与第二条状部间的外围区内的磊晶层中。第二半导体层具有一第一侧壁与相对于所述第一侧壁的一第二侧壁，且第一侧壁面对第一半导体层，其中第一侧壁平行于第一半导体层，且所述一侧壁与第一半导体层之间具有一第一间距。本发明的半导体组件提供第二 ρ型半导体层的第一侧壁平行于弯曲的第一 P型半导体层，使各P型半导体层的间距彼此相同。从而，位于各P型半导体层之间的N型磊晶层可具有相同宽度，使半导体组件的耐压能力可由主动组件区的超接口结构来决定，而不会受到主动组件区与外围区间的超接口结构的限制，并且可防止直角结构所产生的高电场。
图1为公知的具有超接口结构的半导体组件的剖面示意图。图2为公知的半导体组件的俯视示意图。图3为本发明优选实施例的半导体组件的剖面示意图。图4为本发明优选实施例的超接口结构的俯视示意图。图5为沿着图4的剖面线AA’的剖面示意图。图6为本发明优选实施例的第二 P型半导体层的俯视示意图。其中，附图标记说明如下10 半导体组件 12 基底14 磊晶层16 半导体层18 基体掺杂区 20 柵极结构22 源极金属层 M 漏极金属层26 深沟槽28 超接口结构30 主动组件区 32 外围区34 第一点36 第二点100 半导体组件 102 基底104 超接口结构 106 主动组件区108 外围区108a 转角区110 磊晶层112 半导体层
112a第一半导体层112b第二半导体层112c第三半导体层112d第四半导体层112e环状半导体层114基体掺杂区116源极掺杂区118柵极结构118a导电层118b绝缘层120介电层122 晶体管组件124源极金属层126柵极金属层128漏极金属层130 圆弧部132第一条状部134第二条状部136第一方向138第二方向140第一侧壁140a 圆弧面140b第一平坦表面140c第二平坦表面142第二侧壁Cl1第一间距d2第二间距d3第三间距d4第四间距d5第五间距d6第六间距d7第七间距d8第八间距d9第九间距
具体实施例方式请参考图3，图3为本发明优选实施例的半导体组件的剖面示意图。如图3所示， 本实施例的半导体组件100包括一基底102以及一超接口(superjunction)结构104。基底102具有一第一导电类型，且定义有一主动组件区106以及一围绕主动组件区106的外围区108，其中主动组件区106用于设置具有开关功能的晶体管组件，且外围区108用于设置保护晶体管组件的结构，以避免半导体组件100产生电压崩溃。超接口结构104设在N 型基底102上，且超接口结构104包括具有第一导电类型的一磊晶层110与具有一第二导电类型的多个半导体层112，其中任意两相邻的半导体层112之间设有磊晶层110，使半导体层112与磊晶层110依序交替设置。各半导体层112具有一宽度W1，使位于任意两相邻的半导体层112之间的磊晶层110具有一相同宽度W2。在本实施例中，第一导电类型为N 型，且第二导电类型为P型，但不限于此，本发明的第一导电类型与第二导电类型可互换。 并且，本实施例的N型磊晶层110设在N型基底102上，且N型磊晶层110具有多个深沟槽 IlOa0本实施例的各P型半导体层112可由一 P型磊晶层所构成，且各P型半导体层112 分别设在各深沟槽IlOa内，并填满各深沟槽110a，以与N型磊晶层110的上表面位于同一平面。本实施例的各深沟槽IlOa未深及N型基底102，但本发明不限于此，各深沟槽IlOa 也可深及N型基底102，使各P型半导体层112与N型基底102相接触。并且，在本发明的其它实施例中，本发明的P型半导体层112也可为使用多次的P型离子植入工艺与沉积工艺在N型磊晶层110中形成的P型掺杂区，且不以此为限。此外，外围区108包括一转角区108a，邻近于主动组件区106。半导体组件100还包括多个P型基体掺杂区114、多个N型源极掺杂区116、多个柵极结构118以及一介电层 120。各P型基体掺杂区114分别设在主动组件区106与转角区108a中的各P型半导体层112中，且N型源极掺杂区116分别设在P型基体掺杂区114中，以作为晶体管组件的源极。 各柵极结构118分别设在主动组件区106中任意两相邻的P型半导体层112之间的N型磊晶层110上，并与各P型基体掺杂区114及相对应的N型源极掺杂区116部分重迭，使各柵极结构118作为晶体管组件的柵极，且位于各柵极结构118下方且介于各N型源极掺杂区 116与N型磊晶层110之间的各P型基体掺杂区114作为晶体管组件的一沟道区。此外，N 型磊晶层110作为晶体管组件的漏极，使各柵极结构118、各N型源极掺杂区116、各P型基体掺杂区114以及N型磊晶层110可构成一晶体管组件122。各柵极结构118由一导电层 118a与一绝缘层118b所构成，且绝缘层118b与导电层118a依序设在N型磊晶层110上。 介电层120覆盖于柵极结构118以及各P型半导体层112上，并暴露出位于主动组件区106 与转角区108a的各P型半导体层112中的P型基体掺杂区114、N型源极掺杂区116以及部分各导电层118a。此外，半导体组件100还包括一源极金属层124、一柵极金属层126以及一漏极金属层128。源极金属层IM设在介电层120上，且源极金属层IM与位于主动组件区106与转角区108a的部分P型半导体层112相接触。柵极金属层1 设在介电层 120上，且围绕源极金属层124，并电连接各柵极结构118的导电层118a。漏极金属层128 设在N型基底102下，以电连接作为漏极的N型磊晶层110。 以下将进一步描述本实施例半导体组件的超接口结构。请参考图4与图5，且同时参考图3。图4为本发明优选实施例的超接口结构的俯视示意图，且图5为沿着图4的剖面线AA’的剖面示意图。其中，图3为沿着图4的剖面线BB’的剖面示意图。如图3至图5所示，本实施例的P型半导体层112可区分为多个第一 P型半导体层112a、一第二 P型半导体层112b、一第三P型半导体层112c、多个第四P型半导体层112d以及多个P型环状半导体层112e，其中第一 P型半导体层112a、第二 P型半导体层112b与第三P型半导体层 112c位于转角区108a内的N型磊晶层108中，且第四P型半导体层112d位于主动组件区 106内的N型磊晶层108中，而P型环状半导体层11 位于转角区108a外侧的外围区108 内的N型磊晶层108中。源极金属层覆盖部分第一 P型半导体层112a，以电连接此部分的第一 ρ型半导体层112a，且柵极金属层覆盖位于最外侧的第一 P型半导体层11加。各P型基体掺杂区114分别设在主动组件区106的第四P型半导体层112d中以及转角区108a的各第一 P型半导体层112a、第二 P型半导体层112b与第三P型半导体层112c中，且柵极结构118设在任意两相邻的第四P型半导体层112d之间的N型磊晶层110上。第一 P型半导体层11 为一弯曲的条状半导体层，且各第一 P型半导体层11 具有一圆弧部130、 从圆弧部130的一端延伸出的一第一条状部132以及从圆弧部130的另一端延伸出的一第二条状部134。并且，各第一条状部132沿着一第一方向136设置，且朝主动组件区106延伸，并指向主动组件区106。各第二条状部134沿着垂直第一方向136的一第二方向138设置。各第一 P型半导体层11 朝外围区108的外侧依序排列，且任意两相邻的第一 P型半导体层11 之间具有一第二间距d2。此外，第二 P型半导体层112b为长条状，且第二 P型半导体层112b设在主动组件区106与第二条状部134间的外围区108内的N型磊晶层102 中。值得注意的是，第二 P型半导体层112b具有一第一侧壁140与一相对于第一侧壁140 的第二侧壁142，且第一侧壁140面对第一 P型半导体层112a，而第二侧壁142平行于第二条状部134。并且，第一侧壁140平行于各圆弧部130，而第一侧壁140与最邻近第二 P型半导体层112b的第一 P型半导体层11 之间具有一第一间距Cl1,等于第二间距d2。
为了更清楚描述本实施例的第二P型半导体层112b，请参考图6，且同时参考图3。 图6为本发明优选实施例的第二 P型半导体层的俯视示意图。如图3与图6所示，第二 P 型半导体层112b面对第一 P型半导体层11 的转角并非直角，而是第一侧壁140在面对圆弧部130的转角具有一圆弧面138a，平行于圆弧部130。在本实施例中，各圆弧部130与圆弧面138a具有一相同的圆心，而形成一同心圆，但本发明不限于此。并且，第一侧壁140 具有面对第一条状部132的一第一平坦表面138b与面对第二条状部134的一第二平坦表面138c。第一平坦表面138b平行于第一条状部132，且第二平坦表面138c平行于第二条状部134。这样，第二 P型半导体层112b与位于第二 P型半导体层112b与最邻近第二 P型半导体层112b的第一 P型半导体层11 之间的N型磊晶层110不会有尖端结构，从而可避免因其间容易产生高电场而造成电压崩溃的情况。并且，第二 P型半导体层112b的第一侧壁140平行于最邻近第二 P型半导体层112b的第一 P型半导体层112a，使第一侧壁140 与第一 P型半导体层11 之间的第一间距Cl1并不会随着位置不同而具有不同大小。因此， 第二 ρ型半导体层112b以及第一 P型半导体层11 与位于其间的N型磊晶层110可产生均勻电场，进而可避免降低耐压能力。换句话说，位于第二 P型半导体层112b与最邻近第二 P型半导体层112b的第一 P型半导体层11 之间的N型磊晶层110具有一均勻宽度， 而可承受相同大小的电压，以避免因N型磊晶层110的宽度不同造成耐压能力降低的情况。此外，第三P型半导体层112c设在第二 P型半导体层112b与主动组件区106之间的外围区108内的N型磊晶层110中，且第三P型半导体层112c为一长条状。第三P型半导体层112c平行于第二侧壁142与第二条状部134，使位于第三P型半导体层112c与第二 P型半导体层112b之间的N型磊晶层110具有均勻宽度，并且第三P型半导体层112c与第二 P型半导体层112b的第二侧壁142之间具有一第三间距d3，与第一间距Cl1相同，使位于第三P型半导体层112c与第二 P型半导体层112b之间的N型磊晶层110与位于第二 P 型半导体层112b与最邻近第二 P型半导体层112b的第一 P型半导体层11 之间的N型磊晶层110具有相同宽度，而可具有相同的耐压能力。此外，第三P型半导体层112c与最邻近第二 P型半导体层11 的第一 P型半导体层11 之间具有一第四间距d4，且第四间距山与第一间距Cl1相同。并且，第三P型半导体层112c主要功能是作为定位第一条状部 132朝主动组件区106延伸出的距离，使第三P型半导体层112c面对主动组件区106的一侧壁与各第一条状部132面对主动组件区106的一侧壁可位于同一平面上。在本发明的其它实施例中，超接口结构104也可不具有第三P型半导体层112c， 而仅以第二 P型半导体层112b的第二侧壁142来作为定位第一条状部132朝主动组件区 106延伸出的距离，使第二 P型半导体层112b面对主动组件区106的第二侧壁142与各第一条状部132面对主动组件区106的侧壁位于同一平面上。另外，第四P型半导体层112d设在主动组件区106内的N型磊晶层110中，且各第四P型半导体层112d为长条状，并平行于第二条状部134，其中任意两相邻的第四P型半导体层112d之间具有一第五间距d5，等于第一间距屯。由于第三P型半导体层112c面对主动组件区106的一侧壁与各第一条状部132面对主动组件区106的一侧壁位于同一平面上，各第一条状部132与最邻近第一条状部132的第四P型半导体层112d之间具有一第六间距d6，等于第一间距屯。并且，各第四P型半导体层112d面对外围区108的一侧壁与位于最外侧的第一条状部132面对外侧的一表面位于同一平面上。本发明半导体组件100不限于具有多个第一 P型半导体层112a，也可仅有一个第一 P型半导体层112a。本发明第一 P型半导体层11 的数量取决于最外侧的第一条状部132可与各第四P型半导体层112d 对齐。本实施例的P型环状半导体层11 设在外围区108的N型磊晶层110中，且各 P型环状半导体层11 围绕主动组件区106、第四P型半导体层112d、第一 P型半导体层 112a、第二 P型半导体层11 以及第三P型半导体层112c。各P型环状半导体层11 彼此互相平行，且朝外围区108的外侧依序排列。任意两相邻的P型环状半导体层11 具有一第九间距d9，等于第一间距Cl1与第五间距d5。此外，P型环状半导体层11 与各第四 P型半导体层112d之间具有一第七间距d7，且最邻近主动组件区106的P型环状半导体层 11 与其相邻的第一 P型半导体层11 之间具有一第八间距d8。第七间距(17与第八间距 d8等于第一间距屯。此外，本发明半导体组件100不限具有多个P型环状半导体层11 ， 也可仅具有一个P型环状半导体层11加。值得注意的是，第四P型半导体层112d与位于其间的N型磊晶层110位于主动组件区106，而作为主动组件区106的晶体管组件120的耐压结构。为了让半导体组件100发生电压崩溃的条件由主动组件区106的耐压结构来决定，任意两相邻的第四P型半导体层 112d之间的第五间距d5与第一间距Cl1、第二间距d2、第三间距d3、第四间距d4、第六间距d6、 第七间距d7、第八间距d8以及第九间距d9相同，也就是说，任意两相邻的半导体层112之间的宽度W1都相同，使位于任意两相邻的P型半导体层112之间的N型磊晶层110也具有相同宽度，因此半导体组件100的耐压能力可由主动组件区106的各第四P型半导体层112d 与其间的N型磊晶层110所构成的超接口结构104来决定。综上所述，本发明的半导体组件提供具有圆弧面的第二 P型半导体层与弯曲的第一 P型半导体层，且圆弧面平行于第一 P型半导体层的圆弧部，使各P型半导体层的间距彼此相同。从而，位于各P型半导体层之间的N型磊晶层可具有相同宽度，使半导体组件的耐压能力可由主动组件区的超接口结构来决定，而不会受到主动组件区与外围区间的超接口结构的限制，并且可防止直角结构所产生的高电场。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种半导体组件，其特征在于，包括一基底，具有一第一导电类型，并定义有一主动组件区以及围绕所述主动组件区的一外围区；一磊晶层，具有所述第一导电类型，且设在所述基底上；至少一第一半导体层，具有一第二导电类型，且位于所述外围区内的磊晶层中，所述第一半导体层具有一圆弧部、从所述圆弧部的一端延伸出的一第一条状部以及从所述圆弧部的另一端延伸出的一第二条状部，其中所述第一条状部指向所述主动组件区，且所述第二条状部垂直于所述第一条状部；以及一第二半导体层，具有第二导电类型，设在所述主动组件区与所述第二条状部之间的所述外围区内的磊晶层中，且所述第二半导体层具有一第一侧壁与相对于所述第一侧壁的一第二侧壁，所述第一侧壁面对所述第一半导体层，其中所述第一侧壁平行于所述第一半导体层，且所述第一侧壁与所述第一半导体层之间具有一第一间距。
2.如权利要求1所述的半导体组件，其特征在于，所述至少一第一半导体层包括多个彼此互相平行的第一半导体层，并朝所述外围区的外侧依序排列，且任意两相邻的所述第一半导体层具有一第二间距，等于所述第一间距。
3.如权利要求1所述的半导体组件，其特征在于，所述第一侧壁具有一圆弧面，平行于所述圆弧部。
4.如权利要求1所述的半导体组件，其特征在于，所述第一侧壁具有一第一平坦表面与垂直于所述第一平坦表面的一第二平坦表面，所述第一平坦表面平行于所述第一条状部，且所述第二平坦表面平行于所述第二条状部。
5.如权利要求4所述的半导体组件，其特征在于，还包括至少一第三半导体层，具有所述第二导电类型，设在所述第二半导体层与所述主动组件区之间的所述外围区内的磊晶层中，其中所述第三半导体层平行于所述第二平坦表面与所述第二条状部。
6.如权利要求5所述的半导体组件，其特征在于，所述第三半导体层面对所述主动组件区的一侧壁与所述第一条状部面对所述主动组件区的一侧壁位于同一平面上。
7.如权利要求5所述的半导体组件，其特征在于，所述第三半导体层与所述第二半导体层之间具有一第三间距，且所述第三半导体层与所述第一半导体层之间具有一第四间距，而所述第二间距与所述第三间距等于所述第一间距。
8.如权利要求1所述的半导体组件，其特征在于，还包括多个第四半导体层，具有所述第二导电类型，所述第四半导体层设在所述主动组件区内的磊晶层中，且平行于所述第二条状部。
9.如权利要求8所述的半导体组件，其特征在于，任意两相邻的所述第四半导体层之间具有一第五间距，等于所述第一间距。
10.如权利要求8所述的半导体组件，其特征在于，所述第一条状部与最邻近的第一条状部的第四半导体层之间具有一第六间距，等于所述第一间距。
11.如权利要求8所述的半导体组件，其特征在于，所述第一半导体层、所述第二半导体层以及所述第四半导体层电连接至一源极金属层。
12.如权利要求8所述的半导体组件，其特征在于，还包括至少一环状半导体层，具有所述第二导电类型，设在所述外围区的磊晶层中，且围绕所述主动组件区、所述第一半导体层以及所述第二半导体层。
13.如权利要求12所述的半导体组件，其特征在于，所述环状半导体层与各所述第四半导体层之间具有一第七间距，且所述环状半导体层与所述第一半导体层之间具有一第八间距，而所述第七间距与所述第八间距等于所述第一间距。
14.如权利要求12所述的半导体组件，其特征在于，所述至少一环状半导体层包括多个彼此互相平行的环状半导体层，朝所述外围区之外侧依序排列，且任意两相邻的所述环状半导体层之间具有一第九间距，等于所述第一间距。
15.如权利要求8所述的半导体组件，其特征在于，还包括多个基体掺杂区，具有所述第二导电类型，各所述基体掺杂区分别设在各所述第四半导体层中；多个柵极结构，分别位于任意两相邻的所述第四半导体层间的磊晶层上；以及多个源极掺杂区，分别设在各所述基体掺杂区中。
16.如权利要求15所述的半导体组件，其特征在于，所述源极金属层电连接所述第一半导体层、所述第二半导体层以及所述基体掺杂区。
全文摘要
本发明公开了一种半导体组件，包括具有一第一导电类型的一磊晶层以及具有一第二导电类型的至少一第一半导体层与一第二半导体层。第一半导体层位于一外围区内的磊晶层中，且具有一圆弧部以及从圆弧部的两端伸出的一第一条状部与一第二条状部。第一条状部指向一主动组件区，且第二条状部垂直第一条状部。第二半导体层设在主动组件区与第二条状部间的外围区内的磊晶层中，且第二半导体层具有一侧壁，面对且平行于第一半导体层。
文档编号H01L29/06GK102479802SQ20111002062
公开日2012年5月30日 申请日期2011年1月7日 优先权日2010年11月22日
发明者林伟捷 申请人:大中积体电路股份有限公司