专利名称：集成电路图案及多重图案化方法
技术领域：
本发明是关于集成电路图案及其制造，包含多重图案化方法的使用于制造集成电路，通过该技术方案可以促进由此形成的材料线的接达。
背景技术：
集成电路通常用于制作多样化的电子装置，例如存储芯片。对于缩小集成电路的尺寸，存在有一种强大的盼望，以能增加个别元件的密度，且因此提高集成电路的功能性。集成电路上的最小间距(在相同形式的两个邻近构造(例如两个邻近的栅极导体的相同点之间的最小距离)常被使用作为此电路的密度的代表测定。电路密度的增加常受限于可取得的光刻设备的分辨率。一台既定的光刻设备可以产生的特征与空间的最小尺寸是关于其分辨率能力。利用一台既定的光刻设备可以产生的最小特征宽度与最小空间宽度的总和，为此台设备可产生的最小间距。最小特征宽度很多时候大概等于最小空间宽度，所以利用一台既定的光刻设备可产生的最小间距大概等于其可产生的两倍的最小特征宽度。一项将集成电路装置的间距缩小至光刻产生的最小间距以下的方法，为经由两倍或四倍图案化(在此有时以多重图案化表示)的使用。经由此种方法，单一掩模典型地用于构建一连串的平行材料线在衬底上。然后可以使用不同的方法来变换每条平行材料线成为多条平行材料线。各种方法典型地使用一连串的沉积与刻蚀步骤来这样做。不同的方法讨论于Xie, Peng与Smith, Bruce W. ,「关于亚32nm光刻的较高等级的间距分割的分析」，Optical Microlithography XXII,Proc. of SPIE Vol. 7274，72741 Y，c 2009SPIE。讨论于以下例子的一种方法，是使用自对准侧壁间隔层，以为从原始掩模构建的每条材料线，构建出大致是两条或四条平行材料线。
发明内容
本发明部分基于通过降低间距至亚光刻尺寸所构建的问题的认识。也就是，当在材料线之间的间距可能是亚光刻时，对于接达线的需求(典型是经由例如垂直插塞的接达元件)并无法与亚光刻尺寸完全兼容。用于界定插塞的掩模在尺寸上是光刻的，而掩模的不对准的容限会增加用于接达区域所需的尺寸。集成电路图案的一例子包含一组材料线位于一衬底上，这些材料线界定一图案的多条线，其具有X方向部分及Y方向部分。X方向部分的长度实际上比Y方向部分的长度长。X方向部分具有一第一间距，而Y方向部分具有一第二间距，第二间距大于第一间距。X方向部分彼此平行，而Y方向部分彼此平行。Y方向部分包含末端区域。Y方向部分的末端区域包含主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分隔开，并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。在某些例子中，偏置部分位于末端区域。在某些例子中，第二间距是第一间距的至少3倍大。在某些例子中，这些线是光刻形成的线，而第一间距具有亚光刻尺寸，第二间距具有光刻尺寸。在某些例子中 ，这些线为光刻形成的线，而接触拾起区域具有光刻尺寸。在某些例子中，Y方向部分包含一连续的环路偏置部分，其接触主线部分并位于主线部分的一侦U。在某些例子中，一偏置部分沿着一相关的主线部分设置，并包含大致平行于相关的主线部分延伸及大致垂直于相关的主线部分延伸的元件。在某些例子中，横向移位区域沿着主线部分，至少某些偏置部分位于横向移位区域。在集成电路工艺期间使用的多重图案化方法的一例子提供接触区域以供后续的图案转移步骤使用，且被实现如下。一组并行线图案被选择以作为一组平行第一材料线。此组平行第一材料线形成于一衬底上方，各第一材料线界定一图案，其具有一 X方向部分与一 Y方向部分。第一材料线的X方向部分的长度实际上比第一材料线的Y方向部分的长度长。并行线图案的选择步骤包含选择一第一间距给X方向部分用，且选择一第二间距给Y方向部分用，第二间距大于第一间距，X方向部分彼此平行，与Y方向部分彼此平行。至少两第二材料线形成平行于各第一材料线，以构建第二材料线的平行的X方向部分以及第二材料线的平行的Y方向部分。第二材料线的Y方向部分包含末端区域。第二材料线形成步骤包含形成Y方向部分，其具有主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分，并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。在某些例子中，偏置部分形成于末端区域。在某些例子中，Y方向部分的形成步骤包含；形成一连续的环路偏置部分，其接触主线部分并位于主线部分的一侧。在某些例子中，Y方向部分的形成步骤包含形成一偏置部分，其包含至少一偏置元件从主要部分横向地延伸。在某些例子中，Y方向部分的形成步骤包含形成一偏置部分，其沿着主线部分设置并包含大致平行于主线部分与大致垂直于主线部分延伸的元件。在某些例子中，Y方向部分的形成步骤包含形成横向移位区域沿着主线部分，且至少某些偏置部分位于横向移位区域。 本发明的技术方案可以促进由此形成的材料线的接达。为了对本发明的上述及其它方面有更清楚的了解，下文特举优选实施例，并配合附图，作详细说明如下
图I至图8以简化形式显示四倍图案化过程的第一例子。图I为从相应塑形的掩模构建在衬底之内的巢状、环状材料线的俯视平面图，这些材料线具有平行的X方向部分及平行的Y方向部分，在X方向部分之间的间距小于在Y方向部分之间的间距。图2显示在图I的材料线的每一侧的间隔层的构建，由此利用后续的间距减少来使密度变成双倍。图3显示在图2的材料线的每一侧的间隔层的构建，由此利用后续的间距减少来使图I的线密度变成四倍。图4显示与图3的构造一起使用的掩模的俯视平面图。图5显示图4的掩模与覆盖Y方向部分的部分的图3的构造的对准。图6显示由建立材料线的末端区域的图4的掩模所覆盖的Y方向部分的部分的移除结果。
图7为待与图6的构造使用于构建补充特征的掩模的平面视图。图8显示使用图7的掩模的结果及适当的后续的工艺步骤，例如曝光与刻蚀，用于构建补充特征，特别是于沿着Y方向部分的末端区域的接触焊垫以及位线或字线。图9-图16以简化形式显示类似于图I-图8的工艺的四倍图案化过程的第二例 子，但于其中巢状、环状的材料线以L形区段的形式存在。图17A-图17C图显示多组的巢状、环状的材料线的三个额外例子。图18为显示利用上述参考图1-17所讨论的本发明的多重图案化方法而被实现的基本步骤的简化流程图。图19-图32显示使用BESNOS WL四倍图案化的一个例子的制造流程。图33为概要显示在字线区域、接触区域以及周边电路驱动器面积之间的关系的方块图。图34-图36显示在两倍图案化过程中使用I形设计构建Y方向部分的偏置部分，偏置部分包含偏置元件以及将偏置元件连接至主线部分的元件。图37-图39显示类似于图34-图36的工艺但在两倍图案化过程中使用双重I形设计的工艺。图40-图42显示类似于图37-图39的工艺的工艺。图43-图45显示类似于图34-图36的工艺但在两倍图案化过程中使用E形设计的工艺。图46-图48显示类似于图43-图45的工艺的工艺。图49-图51显示类似于图34-图36的工艺但在两倍图案化过程中使用双重F形设计的工艺。图52-图55显示类似于图37-图39的工艺但在四倍图案化过程中使用双重P设计的工艺。主要元件符号说明10 :组12 :第一材料线14 :衬底16 :X方向部分18 :Y方向部分20 :第一间距22:第二间距24 :长度26 :长度28:宽度30:宽度32:第二材料线/间隔层34 :第二材料线34:第三材料线/间隔层36 :掩模
38 :Y指向字/位线部分40 :X方向部分42 :末端区域44 :掩模46 :接触焊垫/接点/接触区域48 电路互连线52 L 形区段54 :掩模55 :位置56 Y方向部分/末端元件60-70 :方法步骤76 :衬底78 :第一层80 :第二层82 :第三层84:第四层86 :第六层90 :第七层92 :第八层94 :光刻胶线路96 :构造98:SiN 层100 :侧壁间隔层102 :薄膜104 :侧壁间隔层106 :掩模107 :多晶硅部分108 :叠层109 :SiO2 部分110:掩模112:叠层113:Si02 部分114:多晶硅部分116:叠层118:SiO2 部分120 :存储单元
122 :被刻蚀元件124 :字线/被刻蚀元件128:电荷储存区域
130 :字符串选择线132 :字线区域134:接触区域136 :周边电路驱动器面积150:区段152:区段154 :Y方向部分156 :主线部分158 :主线部分160 :偏置部分162 :偏置元件164 :连接元件166 :距离168:宽度170、171、172 :区段174、175 :横向移位区域176 :连接区域178 :Υ方向部分180、181:主线部分182、183:偏置部分184 :偏置元件186 :连接元件188:区段190 :主要区段192 :Υ方向部分194、196:主线部分198 :偏置部分200 :偏置元件202 :连接元件204:区段206 :主要区段208、210 :第一与第二横向移位区域212 :连接区域214 :Υ方向部分216、218 :主线部分220 :偏置部分222 :距离224:宽度230 :主 要区段
232、234 :横向移位区域236:连接区域 238:孤岛区段240:孔洞242 :Y方向部分244、245、246、247 :主线部分248、249、250、251 :偏置部分254 :偏置兀件256:连接元件258 :距离260:宽度262:尺寸
具体实施例方式我们理解与明白在此所说明的工艺步骤与构造并未说明供集成电路的制造用的完整制造流程。本发明可能结合传统上使用于已知技术，或未来被发展的各种不同的集成电路制造技术而被实施。下述说明一般将参考特定构造的实施例与方法。我们应理解到并没有意图将本发明局限至详细公开的实施例与方法，但本发明可能通过使用其它特征、元件、方法与实施例而被实施。所说明的优选实施例是用于显示本发明，而非用于限制其由权利要求所界定的范畴。那些本领域的普通技术人员将认定针对伴随而来的说明的各种等同变化。各种不同实施例与例子中的相同元件通常以相同的参考数字表示。以下所讨论的各种不同的例子，一般被称为使用光刻与光刻的步骤，其涉及将图案从一个对象转移至下一个对象，其一般是通过使用掩模及光刻胶而在集成电路的制造期间被完成。然而，本发明并未局限于此，反而可以包含比如直接将图案写入在衬底或可能使用其它技术(例如电子束)而将来会被构建的其它材料上的步骤。光刻步骤与其它图案写入或转移技术有时通常称为图案转移步骤。图I-图8以简化形式显示四倍图案化过程的第一例子。图I为一组10的巢状的环状第一材料线12的俯视平面图，其从相应合适的掩模构建在一衬底14上。第一材料线12具有平行的X方向部分16与平行的Y方向部分18。在X方向部分16之间的间距20小于在Y方向部分18之间的间距22。间距22最好是至少间距22的2倍大，更好的是至少间距22的3倍大，甚至最好是间距22的4倍。X方向部分16的长度24实际上大于Y方向部分18的长度26，通常大于多个数量级，如至少30倍大。然而，为了图解的目的，X方向部分16的长度24并未按比例绘制，而是大幅被缩小。在此例中，每个X方向部分16的宽度28可以比如需要大约60nm，而每个Y方向部分18的宽度30可以比如是大约150nm。因为间距22大于间距20，所以可以容纳供Y方向部分18用的此种额外宽度。图2显示在图I的第一材料线12的X方向部分16与Y方向部分18的每一侧上构建间隔层32。间隔层32作为一组第二材料线32。这有效地利用间距必然的减小而使线密度相比第一材料线12的密度变成两倍。在后 续的处理步骤中，第一材料线12的X方向部分16与Y方向部分18被移除，只留下间隔层32作为第二材料线。图3显示在图2的第二材料线32的每一侧上构建间隔层34，由此利用间距的必然减小使线密度从图I的线密度变成四倍。正如部分16与18，第二材料线32在后续的处理步骤期间被移除，只留下间隔层34作为第三材料线34。图4为与图3的构造一起使用的掩模36的俯视平面图。掩模36是用于屏蔽图3的间隔层34的Y方向部分38的部分；在此例子中，X方向部分40并未通过使用如图5所示的掩模36而变更。使用掩模36允许移除间隔层34的Y方向部分38的部分。这种移除的结果(显示在图6中)沿着Y方向部分38构建末端区域42。图7为待与图6的构造一起使用的掩模44的平面视图，用于构建补充特征部。在此例子中，补充特征部包含待施加于Y方向部分38的末端区域42的接触焊垫与电路互连线(circuit interconnect lines)。图8显示使用掩模44与适当的后来处理步骤(例如曝光与刻蚀步骤)的结果，用于构建补充特征部，尤其是沿着Y方向部分38在末端区域42的接触焊垫46与电路互连线48。Y方向部分38的间距最好是对按尺寸光刻制造的焊垫与对准公差是足够的，而X方向部分40之间距并未因这些问题而压缩，因此可以是亚光刻的。当相比X方向部分40的间距时，在Y方向部分38的末端区域42之间增加的间距是很重要的，因为其可容许使用于其它方式形成的已知的按尺寸光刻制造的接触焊垫46或较大的焊垫，用于提供电气取得第三材料线34的按尺寸亚光刻制造的与隔开的X方向部分40。第三材料线34 —般作为字线或位线，其能使X方向部分40与Y方向部分38 —般是分别为X指向字/位线部分40与Y指向字/位线部分38。通过提供足够空间在这些材料线34的最内部的X方向部分40之间，电路互连线48可以被放置在如图8所示的最内部的X方向部分之间。在其它例子中，电路互连线48可以被设置在这些材料线34的最外的X方向部分40的外部。电路互连线48可以是按尺寸被光刻制造的或亚光刻制造的线。图9-图16以简化形式显示四倍图案化过程的第二例子，其类似于图I-图8的四倍图案化过程的第一例子。因此，这个第二例子将不会被详细说明。然而，主要区别如下。此组10的巢状、环状的材料线12以L形区段52的形式存在。因此，多对的L形区段52构建此巢状、环状的材料线。图12的掩模54按尺寸被制造成不仅覆盖Y方向部分38的部分而且覆盖X方向部分40的部分，参见图13，其能使邻近的间隔层34并未通过图11所显示的末端元件56而彼此电连接。图17A-图17C显示多组10的巢状、环状的材料线12的三个额外例子。接触焊垫将沿着Y方向部分56而形成于位置55。图18为显示以本发明的多重图案化方法被实现的基本步骤的简化流程图。在68开始，选择供一组10的平行第一材料线12用的一组并行线图案，一般为巢状环状图案。第一材料线12具有平行的X方向部分16，其实际上可以比平行的Y方向部分I 8长，例如100或1000倍长。其次，在62，选择供X方向与Y方向部分16、18用的第一与第二间距20、22。这些间距被选择以使第二间距22比第一间距20更大，例如4-8倍大。在64，此组10的平行第一材料线12形成在一衬底14上面。两条第二材料线32形成于66。第二材料线32平行于第一材料线12。在68，两条第三材料线34平行于每条第二材料线32而形成。这样做可以构建供第三材料线用的平行的X方向部分40与平行的Y方向部分38。第二材料线34的Y方向部分38包含末端区域42。在70，构建补充特征部，例如在末端区域42的放大接触焊垫46与电路互连线48。
图19-图32显示使用BE-SONOS WL四倍的自对准间隔层图案化的一例的制造流程，BE-SONOS表示电荷捕获存储单元。图19显示包含第一至第八层78-92的衬底76与形成于第一层78上的光刻胶线路94。在此例中，第一、第三与第六层78、82与88由多晶娃(通常以poly表示)所构成，而第二与第四层80与84由SiO2所构成。第六层86由WSi所构成。第八层92为Si。第七层90为五层的复合物，用于作为供BE-SONOS用的电荷储存构造，其具有交替的SiO2与SiN层，其中SiO2层为从上面计算的第一、第三与第五层。第一、第二与第三层78、80与82被视为是牺牲层，是因为它们在图案化过程中完全被移除。也可以使用其它材料与材料的配置。参见图20，光刻胶线路94用于刻蚀第一层78以构建构造96，其对应于图I的第一材料线12。图21显示使SiN层98沉积在图20的构造上面的结果。图22显示非等向性刻蚀此层98的结果，其移除覆盖除了层80以外的构造96的层98的那些部分。这样做会使侧壁间隔层100留在构造96的每一侧上，其中侧壁间隔层对应于图2的间隔层32。图23显示刻蚀构造96留下侧壁间隔层100的结果。图24显示在多晶硅的薄膜102已被沉积在其上之后的图23的构造。在图25中，在侧壁间隔层100之上并覆盖第二层80的这些部分的薄膜102被移除，由此使多晶硅侧壁间隔层104留在SiN侧壁间隔层100的每一侧上。在图26中，光刻胶掩模106用于覆盖尚未被移除的图25的构造的多个部分。掩模106可以被视为是图4的掩模36的相反。图27显示移除未受到光刻胶掩模106保护的多晶硅侧壁间隔层104与后来移除光刻胶掩模106的结果。图28显示刻蚀SiN侧壁间隔层100与未被侧壁间隔层104覆盖的第二层80的那些部分的结果；这样做会使多晶硅/SiO2叠层108留在第三层82上。叠层108包含上部的多晶硅部分107与下部的SiO2部分109。比较在图20的构造的右手边上的两个构造96与在图28的构造的右手边上的多晶硅/SiO2叠层108，我们可以看出垂直构造的数目已从2变成4倍而变成8。图29显示图28的构造上的光刻胶掩模110，掩模110 —般对应于图7的掩模44。图30显示在未被叠层108覆盖的第三层82的那些部分或掩模110已被刻蚀以后的图29的构造。上部的多晶硅部分107被移除留下叠层112。叠层112包含一上部的SiO2部分113与一下部的多晶硅部分114。在图30中，光刻胶掩模110也已被移除。图31显示氧化物刻蚀的结果，其移除上部的SiO2部分113与未被多晶硅部分114覆盖的第四SiO2层84的任何部分，并构建叠层116。叠层116包含多晶硅部分114与SiO2部分118。图32显示刻蚀未被叠层116覆盖的层86、88与90的那些部分，移除多晶硅部分114与局部移除SiO2部分118的结果，留下具有被刻蚀元件122、124 ( —般分别为WSi与多晶硅)的一列的存储单元120，一起构成多列的字线124，字线124位在电荷储存区域128之上。在此例子中，存储单元120形成NAND字符串。在此例子中，此种刻蚀步骤也构建朝向与字线124相同的方向延伸的字符串选择线130。因为第四层84的厚度一般比第七层90大很多，所以在整个第七层90被刻蚀通过之后，可以残留一部分的SiO2部分118。图33为显示在字线区域132中的紧密隔开的X指向字线部分40以及更宽隔开的Y指向字线部分38的方块图。在一典型的存储电路中，一般将有数千条字线124。在此例子中，两个不同的接触区域134被设置邻接于字线区域132并连接至字线区域132。接点46沿着更宽隔开的(较大间距)Y指向字线部分38而被设置在接触区域134之内。周边电路驱动器面积136被设置在接触区域134之间并连接至接触区域134。下述的此种形式的配置提供集成电路实际地区的有效布局给高密度存储(I)字线在字线区域132中；(2)字线区域132如果一个或多个接触区域134沿着Y指向字线部分38包含接点46 ;以及(3) —个或多个相关的周边电路驱动器面积136接触区域134。图34-图55的下述讨论将说明对于上述方法与构造的各种不同的修改例，用于在Y方向部分构建接触区域。图34-图51的例子利用与图52-图55的例子一起使用的四倍图案化的理解而使用双重图案化方法，或也可以使用更大的图案。图34显示Y方向部分18，其包含邻近于主要的Y方向部分区段152的相当短的Y方向部分区段150。区段150有时被称为一孤岛区段150。图35显示导电间隔层34形成在区段152的任一侧上且围绕区段150。图36显示在移除区段150、152以后的图35的构造，由此留下Y方向部分154，其包含主线部分156、158以及偏置部分160。偏置部分160包含偏置元件162 (与主线部分158隔开分离且大致平行于主线部分158)与多个连接元件164 (将偏置元件162电连接至主线部分158)。Y方向部分154构建一接触区域46以供后续的光刻步骤使用。在Y方向部分区段150、152之间的距离166最好是大于主线部分156、158的宽度168。距离166最好是小于三倍的宽度168。此种形式的图案因为孤岛区段150的I形状，而有时被称为一种用于双重图案化的I形设计。图37-图39是关于一种用于双重图案化的双重I形设计。Y方向部分18包含Y方向部分区段170、171，其被设置邻近于主要的Y方向部分区段172。主要的Y方向部分区段172具有由连接区域176所连接的第一与第二横向移位区域174、175。图38显示导电间隔层34形成在区段172的任一侧上且围绕孤岛区段170、171。图39显示在移除区段170、171与172以后的图38的构造，由此留下Y方向部分178，其包含主线部分180、181以及偏置部分182、183。偏置部分182、183每个包含一偏置兀件184 (与主线部分180、181隔开分离且大致平行于主线部分180、181)与多个连接元件186 (将偏置元件184电连接至其各个主线部分180、181)。Y方向部分178构建接触区域46以供后续的光刻步骤使用。图40-图42显示图37-图39的例子的替代物，其中类似的元件以类似的参考数子表不O图43-图45关于一种用于双重图案化的E形设计。图43显不一 Y方向部分I 8,其包含三个相当的短，横向地指向的区段188，其从一主要区段190横向地延伸并大致垂直于主要区段190。图44显示导电间隔层34形成于区段190任一侧并围绕区段188。图45显示在移除区段188、190而残留包含主线部分194、196与偏置部分198的Y方向部分192的图44的构造。偏置部分198包含一偏置元件200，其与主线部分196及连接元件202隔开，并大致平行于主线部分196与连接元件202，其中连接元件202电连接偏置元件200至主线部分196。Y方向部分192构建一接触区域46以供后续的光刻步骤使用。在此例中，接触区域46包含偏置部分198与主线部分194、196两者的部分；在其它例子中，接触区域46无法包含主线部分194的一部分。在Y方向部分区段188之间的距离222最好是大于或等于主线部分194、196的宽度224。距离222最好是小于4倍的宽度224。这些尺寸典型的具有类似的设计，例如图46-图49与图49-图51所显示的设计。图46-图48显示图43-图45的例子的替代物，其中类似的元件以类似的参考数子表不O图49-图51关于一种用于双重图案化的双重F形设计。图49显不包含一主要区段206的一 Y方向部分18，主要 区段206具有由一连接区域212所连接的第一与第二横向移位区域208、210。部分18也包含两个从主要区段206横向延伸且大致垂直于主要区段206的相当短的横向指向区段204。图50显示导电间隔层34形成在区段206的任一侧上且围绕区段204。图51显示在移除区段204、206以后的图47的构造，由此留下一 Y方向部分214，其包含主线部分216、218以及从主线部分216、218横向延伸的偏置部分220。偏置部分220电连接至主线部分216、218。Y方向部分214构建朝向216、218的与主线部分的每一个相关的接触区域46，以供后续的光刻步骤使用。图52-图55关于一种用于四倍图案化的双重P形设计。图52显示包含一主要区段230的一 Y方向部分18，主要区段230具有由一连接区域236所连接的第一与第二横向移位区域232、234。部分18也包含两个与主要区段230隔开分离的相当短的孤岛区段238。孔洞240形成于连接区域236中。图53显示在间隔层32沿着Y方向部分18的边缘形成以后的图52的构造。图54显示在移除Y方向部分18以后的导电间隔层34沿着间隔层32的边缘之形成。图55显示在移除间隔层32以后的图54的构造，由此留下一 Y方向部分242，其包含主线部分244、245、246、247以及从它们的相关主线部分横向延伸的偏置部分248、249、250、251。每个偏置部分248-25 I包含一偏置元件254，其通过连接元件256而电连接至其相关的主线部分。Y方向部分242构建一组四个接触区域46以供后续的光刻步骤使用。在每个偏置部分之内的为一导电元件，其并不需要电连接至任何其它构造但确实帮助提供机械稳定度给所产生的接触区域46。在孤岛区段238与主要区段230的区域232之间的距离258，最好是大于或等于两倍主线部分244-247的宽度260，且最好是小于或等于五倍的主线部分244-247的宽度260。尺寸262最好是大于或等于主线部分244-247的宽度260，且最好是小于或等于三倍的主线部分244-247的宽度260。上述参考图34-图55所讨论的本发明可以被使用于一般的半导体装置(包含存储与逻辑元件)，用于构建除了上述所讨论的金属化图案以外的各种不同的特征部(例如栅极)。本发明也适用于各种不同的集成电路处理技术，包含浅沟槽隔离。参考上述的任何与所有专利、专利申请与印刷公开一并列入作为参考数据。综上所述，虽然本发明已以优选实施例公开如上，然其并非用于限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可以作各种细微的更改与修正。因此，本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种集成电路图案，其特征在于，包含 一组材料线，位于一衬底上方，这些材料线界定一图案的多条线，其具有多个X方向部分与多个Y方向部分，这些X方向部分的长度比这些Y方向部分的长度长； 这些X方向部分具有一第一间距，且这些Y方向部分具有一第二间距，该第二间距大于该第一间距； 这些X方向部分彼此平行，且这些Y方向部分彼此平行； 这些Y方向部分包含多个末端区域；以及 这些方向部分的这些Y末端区域包含多个主线部分与多个偏置部分，这些偏置部分包含多个偏置元件，其与这些主线部分隔开，并电连接至这些主线部分，这些偏置部分界定多个接触区域，以供后续的图案转移步骤使用。
2.根据权利要求I所述的集成电路图案，其特征在于，这些偏置部分位于这些末端区域。
3.根据权利要求I所述的集成电路图案，其特征在于，这些X方向部分的这些长度最少为这些方向部分的这些长度的30倍。
4.根据权利要求I所述的集成电路图案，其特征在于，该第二间距至少为该第一间距的2倍大。
5.根据权利要求I所述的集成电路图案，其特征在于，该第二间距至少为该第一间距的4倍大。
6.根据权利要求I所述的集成电路图案，其特征在于，这些X方向部分垂直于这些Y方向部分。
7.根据权利要求I所述的集成电路图案，其特征在于，这些线包含多条字线或多条位线。
8.根据权利要求I所述的集成电路图案，其特征在于，这些线为光刻形成的线，该第一间距具有亚光刻尺寸，而该第二间距具有光刻尺寸。
9.根据权利要求I所述的集成电路图案，其特征在于，这些Y方向部分与这些X方向部分界定一组巢状环状并行线。
10.根据权利要求I所述的集成电路图案，其特征在于，这些线为光刻形成的线，而这些接触区域具有多个光刻尺寸。
11.根据权利要求I所述的集成电路图案，其特征在于，这些Y方向部分包含一连续的环路偏置部分，其接触该主线部分并位于该主线部分的一侧。
12.根据权利要求11所述的集成电路图案，其特征在于，这些偏置部分包含至少一从这些主线部分横向地延伸的偏置元件。
13.根据权利要求I所述的集成电路图案，其特征在于，一偏置部分沿着一相关的主线部分设置并包含多个元件，这些元件延伸大致平行于相关的主线部分并大致垂直于相关的主线部分。
14.根据权利要求I所述的集成电路图案，其特征在于，包含沿着这些主线部分的多个横向移位区域，这些偏置部分的至少某些位于这些横向移位区域。
15.一种多重图案化方法，在集成电路工艺期间使用，其特征在于，用于提供多个接触区域以供后续的图案转移步骤使用，该方法包含为一组平行第一材料线选择一组并行线图案； 形成该组平行第一材料线于一衬底的上方，各第一材料线界定一具有一 X方向部分与一 Y方向部分的图案，这些第一材料线的这些X方向部分的长度比这些第一材料线的这些Y方向部分的长度长； 这些并行线图案的选择步骤包含为这些X方向部分选择一第一间距，并为这些Y方向部分选择一第二间距，该第二间距大于该第一间距，这些X方向部分彼此平行，而这些Y方向部分彼此平行； 形成至少两条第二材料线平行于每个第一材料线以构建这些第二材料线的平行的X方向部分及这些第二材料线的平行的Y方向部分，这些第二材料线的这些Y方向部分包含多个末端区域；以及 这些第二材料线的形成步骤包含形成具有多个主线部分与多个偏置部分的这些Y方向部分，这些偏置部分包含多个偏置元件，其与这些主线部分隔开并电连接至这些主线部分，这些偏置部分界定多个接触区域，以供后续的图案转移步骤使用。
16.根据权利要求15所述的方法，其特征在于，这些偏置部分形成于这些末端区域。
17.根据权利要求15所述的方法，其特征在于，这些Y方向部分的形成步骤包含形成一连续的环路偏置部分，其接触该主线部分并位于该主线部分的一侧。
18.根据权利要求15所述的方法，其特征在于，这些Y方向部分的形成步骤包含形成一偏置部分，其包含至少一从该主要部分横向地延伸的偏置兀件。
19.根据权利要求15所述的方法，其特征在于，这些Y方向部分的形成步骤包含形成一偏置部分，其沿着该主线部分设置并包含多个元件，这些元件延伸大致平行于该主线部分并大致垂直于该主线部分。
20.根据权利要求15所述的方法，其特征在于，这些Y方向部分的形成步骤包含沿着这些主线部分形成多个横向移位区域，这些偏置部分的至少一些位于这些横向移位区域。
21.根据权利要求15所述的方法，其特征在于，这些第二材料线包含多条字线或位线。
22.根据权利要求15所述的方法，其特征在于，该至少两个第二材料线的形成步骤还包含 形成两条额外材料线，其平行于各该第一材料线；以及 形成两条第二材料线，其平行于各该额外材料线。
23.根据权利要求15所述的方法，其特征在于，这些并行线图案的选择步骤包含为一组巢状环状平行第一材料线选择一组巢状环状并行线图案。
24.根据权利要求15所述的方法，其特征在于，还包含移除至少部分的这些Y方向部分以构建这些末端区域。
25.根据权利要求15所述的方法，其特征在于，这些第一材料线的其中一条界定下述的至少之一一连续的长方形形状；一长方形形状，其具有一沿着这些Y方向部分的其中一者的间隙；一长方形形状，其具有一沿着这些Y方向部分的间隙；以及一长方形形状，其仅具有一 Y方向部分。
26.根据权利要求15所述的方法，其特征在于，这些X方向部分的这些长度为这些Y方向部分的这些长度的至少30倍。
27.根据权利要求15所述的方法，其特征在于，该第二间距至少为该第一间距的2倍。
28.根据权利要求15所述的方法，其特征在于，该第二间距至少为该第一间距的4倍。
全文摘要
本发明公开了一种集成电路图案包含一组材料线，其具有X与Y方向部分。X与Y方向部分具有第一与第二间距，第二间距较大，例如是第一间距的至少3倍大。X方向部分彼此平行，而Y方向部分彼此平行。Y方向部分的末端区域包含主线部分与偏置部分。偏置部分包含偏置元件，其与主线部分隔开并电连接至主线部分。偏置部分界定接触区域以供后续的图案转移步骤使用。一种使用在集成电路工艺期间的多重图案化方法提供接触区域以供后续的图案转移步骤使用。
文档编号H01L21/033GK102623423SQ20111002813
公开日2012年8月1日 申请日期2011年1月26日 优先权日2011年1月26日
发明者吕函庭, 陈士弘 申请人:旺宏电子股份有限公司