专利名称：一种减小半导体器件热载流子注入损伤的方法
技术领域：
本发明涉及一种半导体器件的制作方法，尤其涉及一种减小半导体器件热载流子注入损伤的方法，以及使用所述方法制作的半导体器件。
背景技术：
随着小型化系统集成度的提高，金属氧化物半导体(MOS)器件尺寸急剧减小，器件的高集成度和超薄的栅极氧化层使得器件能够提供更好的性能，但由于器件沟道的缩短和栅极氧化层的变薄，制造的MOS器件将会带来一系列可靠性的问题。热载流子效应是MOS器件的一个重要的失效机理，随着MOS器件尺寸的日益缩小，器件的热载流子注入效应越来越严重。以PMOS器件为例，沟道中的空穴，在漏源之间高横向电场的作用下被加速，形成高能载流子，高能载流子与硅晶格碰撞，产生电离的电子空穴对，电子由衬底收集，形成衬底电流，大部分碰撞产生的空穴，流向漏极，但还有部分空穴，在纵向电场的作用下，注入到栅极中形成栅极电流，这种现象称为热载流子注入(Hot Carrier Injection).热载流子会造成硅衬底与二氧化硅栅氧界面处能键的断裂，在硅衬底与二氧化硅栅氧界面处产生界面态，导致器件性能，如阈值电压、跨导以及线性区/饱和区电流的退化，最终造成MOS器件失效。器件失效通常首先发生在漏端，这是由于载流子通过整个沟道的电场加速，在到达漏端后，载流子的能量达到最大值，因此漏端的热载流子注入现象比较严重。传统的侧墙刻蚀工艺如图IAlC所示，首先是侧墙沉积，沉积后器件的截面如图 IA所示。接下来采用各向异性的干法刻蚀，通常刻蚀的等离子体方向为垂直于硅片表面，刻蚀后源、漏的侧墙成对称结构，如图IB所示。然后是源、漏重掺杂以及退火工艺，源、漏形成的掺杂离子分布如图IC所示，掺杂离子距离器件沟道的距离，由侧墙的宽度所决定。上述方法制作的半导体器件，栅极周围漏端与源端侧墙厚度相同，漏端、源端掺杂区距离器件沟道的距离相同，因此，在源端性能依然完好的情况下，漏端较容易发生失效。
发明内容
针对以上问题，本发明提供了一种减小半导体器件热载流子注入损伤的方法，在侧墙(Spacer)刻蚀工艺中，采取斜角引入刻蚀等离子体的方法，使得刻蚀后漏端的侧墙宽度增大，而源端的侧墙宽度减小，在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道和衬底的距离被拉近，在保持沟道有效长度 (Effective Channel Length)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件热载流子注入的损伤。本发明减小半导体器件热载流子注入损伤的方法，具体步骤包括 步骤1，首先通过侧墙沉积在栅极周围形成侧墙薄膜，
步骤2，然后对侧墙薄膜进行刻蚀至栅极顶端露出；其中
在侧墙刻蚀工艺中，用于刻蚀的等离子体引入方向与衬底表面不垂直，并且等离子体引入方向由栅极的源端向漏端倾斜；
步骤3，对与栅极相邻的源端和漏端进行重掺杂，并进行退火工艺。本发明上述方法的一种较佳的实施例中，所述等离子体引入方向与衬底表面夹角为大于45度而小于90度。本发明上述方法进一步的较佳实施例中，所述夹角为75度。本发明上述方法的另一种较佳的实施例中，所述刻蚀为干法刻蚀。本发明还提供了一种由上述任意一种方法制作的半导体器件，所述半导体器件栅极两端分别有浅沟槽，栅极与浅沟槽之间为掺杂区，所述掺杂区上部分为轻掺杂区，下部分为重掺杂区；其中，源端和漏端侧墙厚度不同，所述漏端的重掺杂区和所述栅极的间距与所述源端的重掺杂区和所述栅极的间距不同。本发明上述半导体器件的一种较佳的实施例中，所述源端侧墙厚度小于所述漏端侧墙厚度。本发明上述半导体器件的一种较佳的实施例中，所述漏端重掺杂区距离器件沟道的距离大于所述源端重掺杂区距离器件沟道的距离。本发明上述方法制作半导体器件，在不增加现有MOS器件制造工艺步骤的情况下，通过斜角侧墙刻蚀工艺，增加了刻蚀后漏端的侧墙宽度，减小了刻蚀后源端得侧墙宽度。源漏重掺杂注入以及退火工艺后，漏端的重掺杂离子与沟道距离被拉远，漏端的纵向电场强度减弱，因此由于热载流子注入形成的栅极电流减小，从而减小了半导体器件热载流子注入的损伤。在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。
图1为传统侧墙刻蚀工艺流程图，其中图IA为侧墙沉积后器件截面结构示意图IB为等离子体刻蚀侧墙成对称结构示意图； 图IC为源、漏端掺杂离子区域分布图； 图2为本发明半导体制作方法示意图，其中图2A为等离子体刻蚀侧墙示意图2B为本发明制作的半导体器件源、漏端掺杂离子区域分布图； 上述附图中，1为衬底，2为侧墙薄膜，21为源端侧墙，22为漏端侧墙，3为浅沟槽，4为栅极，41为轻掺杂区，42为重掺杂区，箭头为刻蚀用等离子体的引入方向。
具体实施例方式本发明提供了一种减小半导体器件热载流子注入损伤的方法，以及使用所述方法制作的半导体器件。在侧墙刻蚀工艺中，用于刻蚀的等离子体引入方向与衬底表面不垂直， 并且等离子体引入方向由栅极的源端向漏端倾斜；所述等离子体引入方向与衬底表面夹角为大于45度而小于90度。下面参照图1和图2，以制作55nmCM0S器件为例，对本发明减小半导体器件热载流子注入损伤的方法、以及使用所述方法制作的半导体器件进行详细的介绍和叙述，以使更好的理解本发明，但下述实施例并不限制本发明范围。步骤1，侧墙沉积
参照图1，在栅极4的周围进行侧墙沉积形成侧墙薄膜2，该方法可由本领域技术人员根据现有知识进行实施。步骤2，侧墙刻蚀
参照图2A，对步骤1中形成的侧墙薄膜2进行刻蚀形成源端侧墙21和漏端侧墙22，栅极4顶端和除所述侧墙外的衬底1表面的侧墙薄膜2全部去除；所述刻蚀可以是干法刻蚀。在刻蚀过程中，刻蚀的等离子体引入方向不再垂直于硅片表面，而是与垂直方向成一 α夹角，并且等离子体引入的方向由源端向漏端倾斜，最终刻蚀后的侧墙，在源端的宽度会减小，在漏端会增大。在本实施例中，用于刻蚀的等离子体引入方向与衬底1表面夹角为75度，衬底1 的垂直面与等离子体引入方向夹角为15度。步骤3，重掺杂
对与栅极相邻的源端和漏端进行重掺杂，并进行退火工艺。由于重掺杂离子与器件沟道的距离由侧墙的宽度所决定，因此掺杂后，漏端的重掺杂离子与器件沟道的距离被拉远，源端的重掺杂离子与器件沟道的距离被拉近。参照图2Β，本发明上述方法制作的55nmCM0S器件中，栅极4两端分别有浅沟槽3， 栅极4与浅沟槽3之间为掺杂区，所述掺杂区上部分为轻掺杂区41，下部分为重掺杂区42。其中，源端侧墙21厚度小于漏端侧墙22厚度，漏端重掺杂区距离器件沟道的距离大于所述源端重掺杂区距离器件沟道的距离。在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极加上电压后，在漏端产生的纵向电场强度减弱，因此，由横向电场加速的载流子碰撞产生的电子空穴对，空穴会在较弱的纵向电场作用下向栅极中注入，从而减小了由于热载流子注入而形成的栅极电流，减小了半导体器件热载流子注入的损伤。此外，由于在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种减小半导体器件热载流子注入损伤的方法，其特征在于，步骤包括步骤1，首先通过侧墙沉积在栅极周围形成侧墙薄膜，步骤2，然后对侧墙薄膜进行刻蚀形成侧墙，其中在侧墙刻蚀工艺中，用于刻蚀的等离子体引入方向与衬底表面不垂直，并且等离子体引入方向由栅极的源端向漏端倾斜；并将栅极顶端和除侧墙外的衬底表面的侧墙薄膜全部去除；步骤3，对与栅极相邻的源端和漏端进行重掺杂，并进行退火工艺。
2.根据权利要求1所述的方法，其特征在于，所述等离子体引入方向与衬底表面夹角为大于45度而小于90度。
3.根据权利要求2所述的方法，其特征在于，所述夹角为75度。
4.根据权利要求1所述的方法，其特征在于，所述刻蚀为干法刻蚀。
5.一种由上述任一权利要求所述方法制作的半导体器件，其特征在于，所述半导体器件栅极两端分别有浅沟槽，栅极与浅沟槽之间为掺杂区，所述掺杂区上部分为轻掺杂区，下部分为重掺杂区；其中，源端和漏端侧墙厚度不同，所述漏端的重掺杂区和所述栅极的间距与所述源端的重掺杂区和所述栅极的间距不同。
6.根据权利要求5所述的半导体器件，其特征在于，所述源端侧墙厚度小于所述漏端侧墙厚度。
7.根据权利要求5所述的半导体器件，其特征在于，所述漏端重掺杂区距离器件沟道的距离大于所述源端重掺杂区距离器件沟道的距离。
全文摘要
本发明提供了一种减小半导体器件热载流子注入损伤的方法，在侧墙(Spacer)刻蚀工艺中，采取斜角引入刻蚀等离子体的方法，使得刻蚀后漏端的侧墙宽度增大，而源端的侧墙宽度减小，在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道和衬底的距离被拉近，在保持沟道有效长度(EffectiveChannelLength)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件热载流子注入的损伤。
文档编号H01L29/78GK102437057SQ20111023525
公开日2012年5月2日 申请日期2011年8月17日 优先权日2011年8月17日
发明者俞柳江 申请人:上海华力微电子有限公司