半导体装置及其制造方法与流程

本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。

背景技术：

鳍式场效应晶体管(finfield-effecttransistor，简称为finfet)具有较好的短沟道效应控制能力、较高的驱动电流和较低的耗电量，其有希望延续摩尔定律。但是对于finfet器件，热载流子注入(hotcarrierinjection，简称为hci)效应将影响器件的可靠性。目前，还没有改善finfet器件的hci特性的有效方式。

技术实现要素：

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。

本发明一个实施例的目的之一是：提供一种半导体装置。本发明一个实施例的目的之一是：提供一种半导体装置的制造方法。本发明通过是鳍片的第一部分突出于第二部分，提高了器件的可靠性。

根据本发明的第一方面，提供了一种半导体装置，包括：

衬底结构，所述衬底结构包括衬底；

突出于所述衬底结构的一个或多个半导体鳍片，所述鳍片包括第一部分、在第一部分两侧的第二部分、以及在所述第二部分相对于所述第一部分的外侧的第三部分，所述第一部分突出于所述第二部分，所述第二部分的上表面低于所述第一部分的上表面，所述第三部分的上表面低于所述第二部分的上表面；

在所述第一部分上且包绕在所述第一部分表面的栅极结构；

在所述栅极结构的侧面的侧壁间隔物，其中所述侧壁间隔物延伸到并覆盖所述第二部分的上表面；以及

分别在所述侧壁间隔物相对于栅极结构的外侧且在所述第三部分上的源极和漏极，所述源极和漏极的上表面高于所述鳍片的第二部分的上表面。

在一些实施例中，所述第一部分包括在鳍片的主体上的外延层，所述外延层与所述栅极结构邻接。

在一些实施例中，所述第一部分从所述第二部分的侧表面和上表面突出。

在一些实施例中，所述一个或多个鳍片包括用于形成nmos晶体管的第一组鳍片和用于形成pmos晶体管的第二组鳍片。

在一些实施例中，所述第一组鳍片上的第一部分中突出于其第二部分的部分的导电类型为n型；所述第二组鳍片上的第一部分中突出于其第二部分的部分的导电类型为n型。

在一些实施例中，所述第一组鳍片上的第一部分中突出于其第二部分的部分的导电类型为p型；所述第二组鳍片上的第一部分中突出于其第二部分的部分的导电类型为n型。

在一些实施例中，所述第一部分突出于所述第二部分1nm至5nm。

在一些实施例中，所述半导体鳍片的材料为硅或者硅锗(sige)；所述源极和漏极的材料为硅锗(sige)或硅磷(sip)。

在一些实施例中，所述半导体鳍片的材料为硅或者sige；所述第一组鳍片的源极和漏极的材料为sip；所述第二组鳍片的源极和漏极的材料为sige。

在一些实施例中，所述衬底结构还包括在所述衬底上的电介质层，其中，所述一个或多个半导体鳍片突出于所述电介质层，所述栅极结构在所述电介质层上方。

在一些实施例中，所述半导体装置还包括：在所述衬底结构上的层间电介质层，所述层间电介质层围绕所述侧壁间隔物和所述栅极结 构。

在一些实施例中，所述栅极结构包括：在所述第一部分上且包绕所述第一部分的栅极绝缘物和在所述栅极绝缘物上的栅极。

在一些实施例中，所述栅极包括：多晶硅、金属和/或导电功能层。

根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：

提供衬底结构，所述衬底结构包括衬底，所述衬底结构上形成有突出于所述衬底结构的一个或多个第一鳍片，所述第一鳍片包括作为主体的半导体层；

在所述第一鳍片上执行外延生长以形成外延层，从而形成包括所述半导体层和所述外延层的第二鳍片；

在所述外延层上形成第一栅极绝缘物层、在所述第一栅极绝缘物层上的第一栅极材料层、以及在所述第一栅极材料层上的硬掩模层；

利用图案化的掩模蚀刻所述硬掩模层、所述第一栅极材料层和所述第一栅极绝缘物层，以形成第一结构，并使得第二鳍片的未被所述第一结构覆盖的部分露出，所述第一结构包括在外延层上的第一栅极绝缘物、在所述第一栅极绝缘物上的第一栅极、以及在所述第一栅极上的硬掩模；

对第二鳍片的所露出的部分进行蚀刻，以至少去除所述外延层，从而形成第三鳍片，所述第三鳍片包括被所述第一结构覆盖的第一部分；

形成用于所述第一结构的侧壁间隔物，所述侧壁间隔物延伸到并覆盖所述第三鳍片的第二部分的上表面，所述第二部分在第一部分两侧，所述第一部分突出于所述第二部分，所述第二部分的上表面低于所述第一部分的上表面；

对所述第三鳍片进行蚀刻，从而形成在所述第二部分相对于所述第一部分的外侧的第三部分，所述第三部分的上表面低于所述第二部分的上表面；

分别在所述侧壁间隔物相对于第一结构的外侧且在所述第三部分 上形成源极和漏极，所述源极和漏极的上表面高于所述第三鳍片的第二部分的上表面。

在一些实施例中，所述方法还包括：在所述衬底结构上形成层间电介质层以覆盖所述第一结构；对所述层间电介质层进行回蚀刻，以露出所述硬掩模的上表面；去除所述硬掩模、所述第一栅极和所述第一栅极绝缘物以形成凹陷；以及在所述凹陷中形成栅极结构。

在一些实施例中，所述栅极结构包括：在所述第一部分上且包绕所述第一部分的第二栅极绝缘物和在所述第二栅极绝缘物上的第二栅极。

在一些实施例中，对第二鳍片的所露出的部分进行蚀刻，以至少去除所述外延层的步骤还蚀刻去除所述外延层下的所述半导体层的一部分。

在一些实施例中，其中所述半导体层被蚀刻的部分的厚度为1nm至3nm。

在一些实施例中，所述一个或多个第一鳍片包括用于形成nmos晶体管的第一组鳍片和用于形成pmos晶体管的第二组鳍片。

在一些实施例中，所述外延生长为原位掺杂磷或砷的外延生长。

在一些实施例中，所述外延层的厚度为1nm至2nm。

在一些实施例中，所述半导体层的材料为硅或者sige；所述源极和漏极的材料为sige或sip。

在一些实施例中，所述半导体层的材料为硅或者sige；所述第一组鳍片的源极和漏极的材料为sip；所述第二组鳍片的源极和漏极的材料为sige。

在一些实施例中，所述衬底结构还包括在所述衬底上的电介质层，其中，所述一个或多个第一鳍片突出于所述电介质层，所述第一结构在所述电介质层上方。

在一些实施例中，所述第二栅极包含金属、或者金属以及导电的金属化合物。

在本发明中，可以使得器件在工作时产生的热载流子能够更远离 栅极绝缘物而不容易进入栅极绝缘物，因此可以提高器件的可靠性。

进一步地，通过在鳍片上形成外延层，以及将鳍片的半导体层未被第一结构覆盖的部分过蚀刻一些，从而可以使得器件在工作时产生的热载流子能够更远离栅极绝缘物而不容易进入栅极绝缘物，因此可以提高器件的可靠性。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。

图2是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图3是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图4是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图5是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图6a是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图6b是示意性地示出图6a中的结构沿着b-b’方向截取的横截面示意图。

图6c是示意性地示出图6a中的结构沿着c-c’方向截取的横截面示意图。

图7是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图8是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图9a是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图9b是示意性地示出图9a中的结构沿着d-d’方向截取的横截面示意图。

图10是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图11是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图12是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

图13是示意性地示出根据本发明一些实施例的半导体装置的制作过程中一个阶段的结构的横截面示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是 示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图2至图5、图6a、图6b、图6c、图7、图8、图9a、图9b、图10至图13是示意性地示出根据本发明一些实施例的半导体装置的制作过程中若干阶段的结构的横截面示意图。下面结合图1以及图2至图5、图6a、图6b、图6c、图7、图8、图9a、图9b、图10至图13详细描述本发明的实施力的半导体装置的制造过程。

如图1所示，在步骤s101，提供衬底结构，该衬底结构包括衬底，该衬底结构上形成有突出于衬底结构的一个或多个第一鳍片，该第一鳍片包括作为主体的半导体层。

图2示意性地示出步骤s101的结构的横截面示意图。例如如图2所示，提供衬底结构20，该衬底结构20包括衬底(例如硅)21，该衬底结构上形成有突出于所述衬底结构的一个或多个半导体鳍片(第一鳍片)31，第一鳍片31包括作为主体的半导体层23。例如，半导体层23的材料可以为硅或者硅锗(sige)。

在一些实施例中，如图2所示，所述一个或多个第一鳍片31可以包括用于形成nmos晶体管的第一组鳍片41和用于形成pmos晶体管的第二组鳍片42。

在一些实施例中，如图2所示，该衬底结构31还可以包括在衬底21上的电介质层(例如二氧化硅)22。在这种情况下，所述一个或多个第一鳍片31突出于该电介质层22。换而言之，半导体层23可以延伸到电介质层22中直至衬底。

尽管在图2中，衬底21被示出为体硅衬底，然而本发明并不限于此。例如，衬底21也可以是例如soi衬底。

在一些实施例中，可以通过如下的步骤提供该衬底结构。首先， 在衬底上形成一个或多个原始鳍片，例如通过图案化的掩模对初始衬底进行刻蚀，形成所述原始鳍片。

在初始衬底是例如体半导体衬底的情况下，可选地，在形成所述原始鳍片之后，在衬底上沉积绝缘层(例如，二氧化硅)覆盖所形成的原始鳍片。之后，对沉积的绝缘层进行回蚀刻，露出所述原始鳍片的一部分。

应理解，在本文中，术语“鳍片”常常是指所谓原始鳍片的突出于衬底结构(其包括衬底或者包括衬底以及衬底上绝缘层(或者称为电介质层))的部分，以便于说明；但有时也泛指广义的鳍片。

可选地，可以在蚀刻形成原始鳍片之后，例如采用原子层沉积技术在鳍片表面形成衬里氧化物层(例如二氧化硅)以修复蚀刻鳍片所造成的对鳍片的损伤。可选地，例如采用离子注入工艺对鳍片执行掺杂以在鳍片中形成阱区。例如可以在将要形成nmos晶体管的鳍片中形成p型阱区，在将要形成pmos晶体管的鳍片中形成n型阱区。然后，在需要时，可以去除衬里氧化物层。可选地，还可以对鳍片执行防穿通注入(anti-punchthroughimplant，简称为apt注入)；以及执行退火处理。

回到图1，在步骤s102，在第一鳍片上执行外延生长以形成外延层，从而形成包括半导体层和外延层的第二鳍片。

图3示意性地示出步骤s102的结构的横截面示意图。例如，如图3所示，在第一鳍片31上执行外延生长以形成外延层24，从而形成包括半导体层23和外延层24的第二鳍片32。应理解，这里第二鳍片实际上是一种中间结构。该外延层24的材料可以例如为硅、硅锗或者ⅲ-ⅴ族化合物(例如砷化镓)等。优选地，该外延层24的厚度可以为例如几纳米，例如1nm至2nm。

在一些实施例中，该外延生长可以为原位掺杂磷或砷的外延生长。例如，可以在第一组鳍片41和第二组鳍片42上均形成n型掺杂类型的外延层。然而本发明不限于此，例如也可以在外延生长之后再分别进行相应的前述的阱区掺杂/注入。

在另一些实施例中，也可以分别对第一组鳍片41和第二组鳍片42执行原位掺杂的外延生长。例如，以绝缘层(未示出)覆盖第二组鳍片42而露出第一组鳍片41，对第一组鳍片41执行原位掺杂磷或砷的外延生长，之后去除该绝缘层。类似地，可以对第二组鳍片42执行原位掺杂硼的外延生长。从而在第一组鳍片41上形成n型掺杂类型的外延层以及在第二组鳍片42上形成p型掺杂类型的外延层。

在另一些实施例中，也可以在第一组鳍片41上形成p型掺杂类型的外延层以及在第二组鳍片42上形成n型掺杂类型的外延层。

回到图1，在步骤s103，在外延层上形成第一栅极绝缘物层、在第一栅极绝缘物层上的第一栅极材料层、以及在第一栅极材料层上的硬掩模层。

图4示意性地示出步骤s103的结构的横截面示意图。例如，如图4所示，在外延层24上形成第一栅极绝缘物层25、在第一栅极绝缘物层25上的第一栅极材料层26、以及在第一栅极材料层26上的硬掩模层27。例如，第一栅极绝缘物层可以为二氧化硅，第一栅极材料层可以为多晶硅，硬掩模层可以为氮化硅。

例如，首先，可以采用氧化或沉积工艺在外延层24上形成第一栅极绝缘物层。接下来，例如采用沉积工艺在第一栅极绝缘物层上形成第一栅极材料层。优选地，对该第一栅极材料层执行平坦化(例如化学机械平坦化)处理，然后例如采用沉积工艺在第一栅极材料层上形成硬掩模层。

回到图1，在步骤s104，利用图案化的掩模蚀刻硬掩模层、第一栅极材料层和第一栅极绝缘物层，以形成第一结构，并使得第二鳍片的未被第一结构覆盖的部分露出，该第一结构包括在外延层上的第一栅极绝缘物、在第一栅极绝缘物上的第一栅极、以及在第一栅极上的硬掩模。

图5示意性地示出沿着图4中a-a’方向截取的在步骤s104中形成的结构的横截面示意图。例如，如图5所示，利用图案化的掩模(例如光致抗蚀剂，图5中未示出)蚀刻硬掩模层27、第一栅极材料层 26和第一栅极绝缘物层25，以形成第一结构61，并使得第二鳍片32的未被第一结构61覆盖的部分露出，该第一结构61包括在外延层24上的第一栅极绝缘物25、在第一栅极绝缘物25上的第一栅极26、以及在第一栅极26上的硬掩模27。需要注意的是，第一结构61在电介质层22上方，如从图6b可以最佳看到的。

需要注意的是，图5示出了第一组鳍片41的结构，本领域技术人员可以理解，未示出的第二组鳍片42的结构经过与第一组鳍片相同或者相似的处理，因此也具有与第一组鳍片类似的结构。在后面的步骤中，除非特别说明，否则在对第一组鳍片执行操作时，也可以对第二组鳍片执行相同或相似的操作，因此本发明将不再赘述。

回到图1，在步骤s105，对第二鳍片的所露出的部分进行蚀刻，以至少去除外延层，从而形成第三鳍片，该第三鳍片包括被第一结构覆盖的第一部分。

图6a示意性地示出步骤s105的结构的横截面示意图。图6b和图6c分别是示意性地示出图6a中的结构沿着b-b’方向和c-c’方向截取的横截面示意图。

例如，如图6a所示，对第二鳍片32的所露出的部分进行蚀刻，以至少去除外延层24，从而形成第三鳍片33，该第三鳍片包括被第一结构覆盖的第一部分231。

在一些实施例中，对第二鳍片的所露出的部分进行蚀刻，以至少去除外延层的步骤还蚀刻去除外延层24下的半导体层23(即，主体部分)的一部分，例如对半导体层23进行了一些过刻蚀。例如，半导体层23被蚀刻的部分的厚度可以为1nm至3nm。如对比图6b和图6c可以看出，第二鳍片的所露出的部分的上表面和侧面均被蚀刻，因此蚀刻后的所露出部分的上表面低于被第一结构覆盖的第一部分的上表面，以及蚀刻后的所露出部分的侧面比该第一部分中的主体部分的侧面更窄。

通过蚀刻去除外延层或者去除外延层以及外延层下的半导体层的一部分，可以使得形成的半导体装置在工作时沟道从有源区与栅极电 介质的界面附近下移，从而使得产生的热载流子更不容易进入栅极，从而改善器件的可靠性。

回到图1，在步骤s106，形成用于第一结构的侧壁间隔物，该侧壁间隔物延伸到并覆盖第三鳍片的第二部分的上表面，该第二部分在第一部分两侧，第一部分突出于该第二部分，第二部分的上表面低于第一部分的上表面。

图7示意性地示出在图6a所示截面结构的基础上经步骤s106的结构的横截面示意图。例如，如图7所示，形成用于第一结构的侧壁间隔物51。该侧壁间隔物51延伸到并覆盖第三鳍片33的第二部分232的上表面。该第二部分232在第一部分231两侧。第一部分231突出于该第二部分232，第二部分232的上表面低于第一部分231的上表面。

回到图1，在步骤s107，对第三鳍片进行蚀刻，从而形成在第二部分相对于第一部分的外侧的第三部分，该第三部分的上表面低于第二部分的上表面。

图8示意性地示出步骤s107的结构的横截面示意图。例如，如图8所示，对第三鳍片33进行蚀刻，从而形成在第二部分232相对于第一部分231的外侧的第三部分233，该第三部分233的上表面低于第二部分232的上表面。注意，在该蚀刻过程中可以使用第一结构61以及间隔物51作为掩模而自对准地进行。

回到图1，在步骤s108，分别在侧壁间隔物相对于第一结构的外侧且在第三部分上形成源极和漏极，源极和漏极的上表面高于第三鳍片的第二部分的上表面。

图9a示意性地示出步骤s108的结构的横截面示意图。图9b是示意性地示出图9a中的结构沿着d-d’方向截取的横截面示意图。例如，如图9a和图9b所示，分别在侧壁间隔物51相对于第一结构61的外侧且在第三部分233上形成源极52和漏极53，该源极52和该漏极53的上表面高于第三鳍片33的第二部分232的上表面。

在一些实施例中，半导体层23的材料可以为硅，源极52和漏极 53的材料可以为硅锗(sige)或硅磷(sip)。也就是说，可以通过例如外延生长在第三部分233上生长不同材料的源极52和漏极53。

在另一些实施例中，第一组鳍片的源极和漏极的材料可以为sip；第二组鳍片的源极和漏极的材料可以为sige。

至此，提供了本发明一些实施例的半导体装置的制造方法。在该制造方法中，通过使沟道区抬升(相对于间隔物下端或者相对于沟道位置)，使得沟道下移远离有源区与栅极绝缘层的界面，从而可以使得器件在工作时产生的热载流子能够更远离所述界面而不容易进入栅极，因此可以提高器件的可靠性。

在本发明的一些实施例中，半导体装置的制造方法还可以包括以下步骤：

例如，如图10所示，在衬底结构上形成层间电介质层81以覆盖第一结构61。例如，该层间电介质层的材料可以为二氧化硅。

接下来，如图11所示，对层间电介质层81进行回蚀刻，以露出硬掩模27的上表面。例如，可以采用平坦化(例如化学机械平坦化)的工艺对层间电介质层81进行回蚀刻。

接下来，如图12所示，去除硬掩模27、第一栅极26和第一栅极绝缘物25以形成凹陷54。

接下来，如图13所示，在凹陷中形成栅极结构。在一些实施例中，该栅极结构可以包括：在第一部分231上且包绕第一部分231的第二栅极绝缘物56和在第二栅极绝缘物56上的第二栅极57。例如，第二栅极可以包含金属(例如铜、铝或钨等)、或者金属以及导电的金属化合物(例如氮化钽等)。

在一些实施例中，第二栅极绝缘物可以包括：在第一部分上且包绕第一部分的界面层(例如，硅的氧化物层)以及在界面层上的高k(介电常数)介质层。其中第二栅极形成在高k介质层上。

至此，提供了本发明另一些实施例的半导体装置的制造方法。在该制造方法中，在步骤s101至步骤s108的基础上，还形成了栅极结构。对于nmos器件，当在其沟道形成反型层时，在鳍片顶部在源极 和漏极之间产生积累层。有可能会在漏极侧产生热载流子，该热载流子可以在栅极绝缘物以下更深的区域移动，从而减小穿过外延层进入栅极绝缘物的可能性，进而改善器件的可靠性。

本发明还提供了一种半导体装置，例如如图13所示，该半导体装置包括：

衬底结构，该衬底结构包括衬底21；

突出于衬底结构的一个或多个半导体鳍片33(即前面所提到的第三鳍片33，该半导体鳍片包括半导体层23)，该半导体鳍片包括第一部分231、在第一部分231两侧的第二部分232、以及在第二部分232相对于第一部分231的外侧的第三部分233，该第一部分231突出于第二部分232，第二部分232的上表面低于第一部分231的上表面，第三部分233的上表面低于第二部分232的上表面；

在第一部分231上且包绕在该第一部分表面的栅极结构；

在栅极结构的侧面的侧壁间隔物51，其中该侧壁间隔物延伸到并覆盖第二部分232的上表面；以及

分别在侧壁间隔物51相对于栅极结构的外侧且在第三部分233上的源极52和漏极53，该源极和该漏极的上表面高于鳍片的第二部分232的上表面。

在一些实施例中，如图13所示，栅极结构可以包括：在第一部分231上且包绕第一部分231的栅极绝缘物56和在该栅极绝缘物上的栅极57。例如，该栅极可以包括：多晶硅、金属(例如铜、铝或钨等)和/或导电功能层。例如，该导电功能层可以包括金属以及导电的金属化合物(例如氮化钽等)。

在一些实施例中，栅极绝缘物可以包括：在第一部分上且包绕第一部分的界面层(例如，硅的氧化物层)以及在界面层上的高k介质层。其中所述栅极形成在高k介质层上。

在一些实施例中，第一部分231可以包括在鳍片的主体上的外延层24，该外延层与栅极结构邻接。

在一些实施例中，第一部分从第二部分的侧表面和上表面突出。

在一些实施例中，所述一个或多个鳍片可以包括用于形成nmos晶体管的第一组鳍片和用于形成pmos晶体管的第二组鳍片。图13示出了一组鳍片，例如第一组鳍片，本领域技术人员可以理解，第二组鳍片可以具有与第一组鳍片相同或相似的结构。

在一些实施例中，第一组鳍片上的第一部分中突出于其第二部分的部分(例如外延层24)的导电类型为n型；第二组鳍片上的第一部分中突出于其第二部分的部分的导电类型为n型。

在另一些实施例中，第一组鳍片上的第一部分中突出于其第二部分的部分的导电类型为p型；第二组鳍片上的第一部分中突出于其第二部分的部分的导电类型为n型。

在一些实施例中，第一部分突出于第二部分1nm至5nm。

在一些实施例中，外延层24的厚度可以为1nm至2nm。

在一些实施例中，半导体鳍片的材料可以为硅或者sige；源极和漏极的材料可以为sige或sip。

在一些实施例中，半导体鳍片的材料可以为硅或者sige；第一组鳍片的源极和漏极的材料可以为sip；第二组鳍片的源极和漏极的材料可以为sige。

在本发明的一些实施例中，如图13所示，衬底结构还可以包括在衬底21上的电介质层22，其中，所述一个或多个半导体鳍片33突出于该电介质层，所述栅极结构在电介质层22上方。

在本发明的一些实施例中，如图13所示，半导体装置还可以包括：在衬底结构上的层间电介质层81，该层间电介质层围绕侧壁间隔物51和所述栅极结构。

在本发明的实施例中，可以使得器件在工作时产生的热载流子能够更远离栅极绝缘物而不容易进入栅极绝缘物，因此可以提高器件的可靠性。

至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施 这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。