专利名称：多层无过孔薄膜电阻器的制作方法
技术领域：
本公开针对薄膜电阻器，并且更具体地针对多层薄膜电阻器结构，该结构横向地连接相邻互连的第一导电层。
背景技术：
精密电阻器为用于各种精密电子设备(诸如起搏器、打印机以及测试或测量仪器)的集成电路提供了稳定的电阻。每个电子设备利用特定的电阻值并且在不同的条件下操作。制造商通过控制电阻器的尺寸并且通过使用具有低温度系数和低电压系数的材料来为每个电子设备定制精确的电阻值。然而，这些精密电阻器的性能通常受到操作条件(如温度和电压)变化的影响。制造商力求实现关于电阻和尺寸的紧密的容限以更好地获得精确、稳定的电阻。常规的精密电阻器包括扩散电阻器和激光微调多晶硅电阻器。扩散电阻器使得掺杂剂被引入衬底中的多晶硅电阻器层中，从而在衬底中形成掺杂的有源区域，诸如P阱或P 体。高欧姆多晶硅电阻器具有在每摄氏度百万分之1，000和3，000范围内的电阻温度系数以及在Ik欧姆/平方和IOk欧姆/平方范围内的电阻。此外，由于载流子被激活，掺杂的多晶硅层的电阻随温度而改变，这可能引起跟随操作温度的性能漂移。掺杂的电阻器层的长度和宽度、扩散的深度以及掺杂剂的电阻率控制所实现的特定电阻。结隔离技术将扩散电阻器与衬底中的其他元件隔离。这些占用衬底上宝贵空间的隔离技术最小化了 p-n结的空间电荷效应的不良影响，该空间电荷效应可能使电阻随着操作电压和频率改变而变化。为补偿电阻中的这些改变，制造商通常包括与电阻器相邻的附加电路，从而使用围绕电阻器的更多衬底面积。激光微调去除或剪切掉多晶硅电阻器层的部分以增加电阻。更具体地，激光改变电阻器的形状以实现所希望的电阻值。和扩散电阻器一样，激光微调电阻器使用衬底的较大面积以便实现精确的电阻器值。较大面积尺度还允许这些电阻器向衬底耗散热量。对这些电阻器的尺寸要求影响了集成电路中的器件的密度。作为集成电路的持续小型化的结果，制造商力求减小精密电阻器的空间要求。除水平空间要求之外，这些精密电阻器影响了相关联的电子器件的垂直空间要求。例如，图1是已知的电子器件10，该电子器件具有通过多个过孔16连接到上层金属层 14的精密电阻器12，正如授予Hill等人的美国专利No. 7，410，879中所公开的那样。该电子器件包括形成在衬底20上的第一金属层18。精密电阻器形成在第一介电层22上，第一介电层22叠置于第一金属层18和衬底20上。在形成过孔16之前，在精密电阻器12的末端26之上形成电阻器头端接触结构对。电阻器头端接触结构M包括钛钨层观和第二介电层30。薄膜电阻器层一般地蒸发或溅射在衬底20上，然后被图形化和刻蚀以形成电阻器12。为了进行操作，电阻器需要对末端沈进行电连接，这需要两个掩膜层，一个用以使电阻器12成形，一个用以形成电阻器头端接触结构24。这些电阻器头端接触结构M在过孔刻蚀期间保护电阻器，该过孔刻蚀将把上层金属层14电连接到电阻器12。第三介电层32形成为叠置于精密电阻器12、电阻器头端接触结构M和第一介电层22上。该多个过孔16形成为通过第三介电层32并且填充有导电材料以将精密电阻器 12电连接到上层金属层14。使精密电阻器12与第一金属层18被第一介电层22隔开并且使精密电阻器12与上层金属层14隔开限制了制造商减小电子器件的尺寸的能力。更具体地，使第一金属层18和电阻器12被第一介电层22隔开向电子器件10添加了显著的垂直尺度。图2是用于形成精密电阻器而不需要将上层金属层连接到电阻器的过孔的已知技术的等距视图。电子器件40具有直接形成在铝层44的暴露部分上和平坦化的介电层46 上的氮化钽电阻器42，正如授予Morris的美国专利No. 5，485，138中所公开的那样。铝层 44形成在较低层级介电层48上，较低层级介电层48形成在砷化镓衬底50上。形成电阻器42的工艺包括直接在较低层级介电层48上淀积铝层44，然后对铝进行图形化和刻蚀以形成金属线路。然后，在铝层44之上形成介电层46。平坦化步骤使介电层46的顶表面平滑。随后，暴露铝层44顶部的1埃和1，000埃之间的面积。然后，淀积氮化钽层并对其进行刻蚀以形成氮化钽电阻器42。在图2中可以清楚地看到，电阻器42显著大于铝层44，这向电子器件40添加了附加的垂直尺度。薄膜电阻器对于具有尺寸约束的高精度模拟和混合信号应用而言是有吸引力的。 薄膜电阻器一般比扩散多晶硅电阻器和激光微调多晶硅电阻器更精确。若干参数限定了薄膜电阻器的性能，包括电阻器的值、电阻器的容限和电阻温度系数。电阻温度系数提供了充足的手段来测量电阻器的性能。薄膜电阻器具有优越的电阻温度系数和电阻电压系数，即低热电阻系数和低电阻电压系数。薄膜电阻器还具有在热应力下的良好的电阻器匹配和稳定性，以供在集成电路中使用以实现特定功能性，例如包括有源器件的偏置、充当分压器以及辅助阻抗匹配。很多电子器件利用高精度薄膜电阻器，这些电子器件诸如运算放大器、具有高精确度的数模转换器、植入式医疗器械以及具有高精确度的射频电路。射频(RF)电路在射频互补金属氧化物半导体(CM0Q和RF硅锗技术两者中将薄膜电阻器用于输入/输出电路。 在这些高精度应用中，具有高容限、良好的线性度、低电阻温度系数、高品质因数以及高电流应用中的可靠性的薄膜电阻器是所希望的。这些精密电阻器应当具有在100欧姆/平方和2，000欧姆/平方之间的薄层电阻，其中具有每摄氏度百万分之-100和+100之间的电阻温度系数。然而，由于很多电子器件尺寸的减小，将薄膜电阻器集成到现有产品线路中可能是困难的。
发明内容
本公开描述了一种横向地连接集成电路中的相邻互连结构的薄膜电阻器。每个互连结构包括第一导体和第二导体。薄膜电阻器层形成在互连结构之上并且直接将第一导体的侧壁彼此连接。薄膜电阻器层也在互连结构之间延伸的衬底之上。薄膜电阻器层的一部分被光致抗蚀剂覆盖，留下集成电路的其余部分不覆盖且暴露于刻蚀。在刻蚀之后，去除光致抗蚀剂并且保留薄膜电阻器。薄膜电阻器可以包括多个电阻性层，诸如两个铬硅层，每个铬硅层的厚度在50埃和500埃之间。作为替代，薄膜电阻器可以包括具有不同的化学成分和不同的电阻值的多个不同的电阻性层。薄膜电阻器可以被介电帽层覆盖，该介电帽层诸如厚度在400埃和600埃之间的氮化硅层。介电帽层为薄膜电阻器提供良好的稳定性和温度特性，同时又保护薄膜电阻器层免于经受后续处理步骤。薄膜电阻器层对来自等离子体刻蚀的破坏非常敏感，并且如果不保护则这种破坏可能影响薄层电阻和电阻温度系数。介电层可以用作散热器以将热量从薄膜电阻器耗散出去。通过第一导体横向地连接相邻互连结构使得不再需要上面关于现有技术描述的形成电阻器头端接触结构以及将电阻器连接到下一个金属层级的过孔的处理步骤。薄膜电阻器提供能够在较小面积中实现精确电阻值的热稳定的薄膜电阻器。互连结构可以包括保护性涂层，该保护性涂层防止刻蚀在去除多余的薄膜电阻器层期间破坏第二导体。保护性涂层减少了由于光致抗蚀剂未对准而引起的顾虑，这是因为即使存在未对准，该保护性涂层也会防止刻蚀破坏互连结构。这使得可以实现互连结构之间的最小间隔。
随着根据结合附图进行的以下详细描述而更好地理解本公开，本公开的前述以及其他特征和优点将变得更容易理解。图1是通过半导体器件获取的已知的精密电阻器的侧视图，该精密电阻器具有用以连接金属层的过孔；图2是已知的精密电阻器的等距视图，该精密电阻器直接接触半导体衬底之上的铝线路的顶表面；图3是集成电路的横截面视图，该集成电路具有横向地连接相邻互连结构的薄膜电阻器；图4是图3的集成电路的横截面视图，该集成电路具有在薄膜电阻器之上的介电帽层；图5是图3的集成电路的横截面视图，该集成电路具有被介电帽层覆盖的多个电阻性层；图6-图11是用以形成具有互连结构和薄膜电阻器的集成电路的工艺中的各种步骤的横截面视图；图12和图13是用以形成互连结构和薄膜电阻器的替代性工艺的横截面视图；图14是具有被介电帽层覆盖的多个薄膜电阻器层的互连结构的横截面视图；图15-图18是用以形成互连结构和薄膜电阻器的又一替代性工艺的横截面视图；图19是部分形成的集成电路的横截面视图，该集成电路具有形成在互连结构之间的衬底中的凹陷中的薄膜电阻器；图20是部分形成的集成电路结构的横截面视图，该集成电路结构具有形成在衬底之上的介电层中的凹陷中的薄膜电阻器；图21是根据本公开实施例的横向地连接相邻互连结构的薄膜电阻器的简化等距视图；以及图22是图21的薄膜电阻器和互连结构的俯视图。
具体实施例方式在以下描述中，阐明了某些具体细节以便提供对本公开各种实施例的透彻了解。 然而，本领域技术人员将理解的是，可以在没有这些特定细节的情况下实践本公开。在某些实例中，没有详细描述与半导体晶片制造相关联的公知结构以避免使对本公开实施例的描述变得模糊。除非上下文中另有要求，否则在接下来的整个说明书和权利要求书中，措词“包括”及其变形，诸如“包含”和“含有”，应当以开放的、兼容的意义来解释，即解释为“包括但不限于”。在整个说明书中对“一个实施例”或“实施例”的参考意味着结合该实施例而描述的特定特征、结构或特性包括在至少一个实施例中。由此，短语“在一个实施例中”或“在实施例中”在整个说明书中不同地方的出现并非一定全都是指同一实施例。另外，特定特征、 结构或特性可以以任何合适的方式组合在一个或多个实施例中。在附图中，相同的参考标号标识了类似的特征或元件。特征在附图中的尺寸和相对位置并非一定是按比例绘制的。图3是集成电路100的一部分的横截面视图，集成电路100具有薄膜电阻器102， 薄膜电阻器102横向地连接多个互连结构104中的第一互连结构10 和第二互连结构 104b。每个互连结构104包括第一导电层106和第二导电层124。薄膜电阻器102连接第一互连结构10 的第一导电层106a和第二互连结构104b的第一导电层106b。集成电路 100包括衬底108，多个晶体管、二极管以及其他电子器件(在这一横截面中未示出)和薄膜电阻器102 —起形成到衬底108上以使得集成电路100可操作。衬底108可以是单晶硅、 砷化镓或者集成电路形成到其上的替代性材料。第一层间介电层110形成在衬底108上以用作晶体管和形成在集成电路100中的其他位置处的其他有源组件之间的绝缘体。第一层间介电层110可以是氧化物或其他绝缘材料的淀积层。例如，第一层间电介质可以是金属前介电层(诸如硼磷硅玻璃(BPSG))。第二层间电介质112形成在第一层间介电层110之上，第二层间电介质112可以用于在形成晶体管或其他部件之后提供顶部的平坦表面114。第二层间电介质可以是绝缘材料，诸如正硅酸乙酯(TEOS)。第二层间电介质112还将晶体管或其他部件与多个第一导电结构116 隔离。在一个实施例中，BPSG可以为6，000埃厚并且TEOS可以为16，000埃厚。第一导电结构116的形成在本领域中是公知的并且将不会详细描述。各种各样的金属或其他导电材料(诸如铝)可以用于形成第一导电结构116。第三层间电介质118将该多个第一导电结构116彼此隔离以及将它们与形成在衬底108中或形成在衬底108之上的其他器件隔离。第三层间电介质118可以包括多个层，诸如相同材料的多重淀积或不同介电材料的多层。在形成之后，可以通过化学机械抛光或从集成电路100的表面去除不平整性的其他技术来对第三层间电介质118进行平坦化。多个第一导电过孔120形成为通过第三层间电介质118以暴露第一导电结构116 的顶表面122。第一导电过孔120可以由诸如钨、铜或铝之类的任何导电材料形成以提供到该多个第一导电结构116的电连接。在第一导电过孔120中形成导电材料之前，可以形成阻挡层(未示出)作为用以对第一导电过孔120加衬的保护性阻挡层。例如，阻挡层可以是钛钨或氮化钛。多个互连结构104 (包括第一互连结构10 和第二互连结构104b)形成在第三层间电介质118之上。参考图6-图8来更详细地描述形成该多个互连结构104的方法。互连结构104中的每个具有垂直于第三层间介电层118的顶表面121的侧壁131。该多个互连结构104中的每个包括形成在第三层间电介质118之上的第一导体 106以及形成在第一导体106之上的第二导体124。防反射涂层1 叠置于第二导体124 上。防反射涂层1 是可选的并且可以省略。该多个互连结构104中的每个具有在防反射涂层1 上或直接在第二导体IM上的保护性涂层128，保护性涂层1 形成互连结构104 的顶表面130。薄膜电阻器102通过在第三层间电介质118和互连结构104之上淀积薄膜电阻器层来形成。可以利用大量的电阻性材料来形成薄膜电阻器102，包括但不限于如铬硅、镍铬、 氮化钽、钽铝以及氮化钛之类的金属膜。这些材料具有比常规多晶硅电阻器更好的性能，这是因为它们能够形成宽范围的薄层电阻、具有良好的容限、可容易地重现、并且具有低电阻温度系数、具有线性行为并且具有低寄生电容值。这些电阻性材料一般通过蒸发技术、溅射技术或者化学汽相淀积技术来形成。对薄膜电阻器的精确电阻控制允许构造高质量的模拟电路，诸如模数转换器和数模转换器。如果在决定要使用的薄膜电阻器层类型时进行了谨慎的选择，则能够构造更高质量的电路。薄膜电阻器102的电阻值称为薄层电阻，其是具有均勻厚度的薄膜中的电阻的度量。每个薄膜电阻器的薄层电阻依赖于电阻器的长度和宽度、用于形成电阻器的材料以及相关联的集成电路或电子器件的操作温度。下面的公式用于计算用欧姆每平方(欧姆 /平方)度量的薄层电阻R。R=p L/wt其中P是体电阻率、L是电阻器长度、w是电阻器宽度，并且t是电阻器厚度。薄膜电阻器102具有可控的薄层电阻和可控的电阻温度系数，这两者都依赖于材料成分和工艺条件。在某些产品中，所希望的是电阻温度系数为零。例如，已经开发了铬硅膜以供在诸如温度传感器和电流传感器之类的精密集成电路中使用。铬硅实现了在2，000 欧姆/平方和3，000欧姆/平方范围内的高薄层电阻率，这导致了集成电路的较小面积中的高电阻。铬硅膜的电阻依赖于成分中硅的百分比并且能够容易地定制以满足特定集成电路的电阻规格。铬硅还表现出在每摄氏度百万分之士 250 (ppm/C)范围内的低电阻温度系数并且能够利用专门化处理来达到接近零的电阻温度系数。薄膜电阻器102可以形成为具有小于100埃的厚度。在其他实施例中，薄膜电阻器102可以具有在50埃和500埃范围内的厚度。利用这些较小的厚度，可以在相邻互连结构104之间形成薄膜电阻器102而不会负面地影响集成电路100中的后续层级的层间电介质平坦化。第一互连结构10 和第二互连结构104b通过第一导体106a和106b电连接到薄膜电阻器102。这使得不再需要如在图1中那样形成过孔来将薄膜电阻器连接到下一金属或导电层。取而代之，第一导体106110 使得薄膜电阻器102可以形成在集成电路100的与第一互连结构10 和第二互连结构104b相同的层级上。这通过减少处理步骤以及减少用于完成集成电路100的材料的量而显著减少了制造时间和成本。另外，还减小了集成电路的整个的垂直和水平的尺度。在图3中，薄膜电阻器层的垂直部分132保留在互连结构104的侧壁上。在某些其他实施例中，薄膜电阻器层的垂直部分132不保留在最终产品中。它们的存在依赖于制造商决定如何图形化和形成薄膜电阻器102以及如何暴露互连结构104的顶表面130。如果薄膜电阻器层的垂直部分132完整地保留，则这些垂直部分132在限定薄膜电阻器102 以及再次暴露第三层间电介质118的部分时保护互连结构免于受到刻蚀。下面将参考图 6-图20更详细地描述替代性的结构。当限定薄膜电阻器102时，部分地或完全地去除互连结构104的顶表面130上的薄膜电阻器层。保护性涂层1 在从互连结构104的顶表面130去除薄膜电阻器层期间防止刻蚀化学剂破坏第二导体1 和防反射涂层126。保护性涂层128的某些在刻蚀期间可能被去除；然而，保护性涂层1 在去除多余的薄膜电阻器层期间防止对第二导体1 的破坏。在某些实施例中，当从薄膜电阻器层对薄膜电阻器102进行图形化时，暴露第三层间电介质118的表面134。如图3所示，用以去除薄膜电阻器层的刻蚀可能会过度刻蚀并且去除所暴露的用于形成表面134的第三层间电介质118的一定量。过度刻蚀可以发生以确保去除薄膜电阻器层的多余部分，从而避免使并不打算被电连接的相邻互连结构104短路。第四层间电介质136形成在互连结构104的顶表面130、薄膜电阻器102以及第三层间电介质118的表面134之上。多个第二导电过孔138延伸通过第四层间电介质136 和保护性涂层128以暴露防反射涂层1 或第二导体124。与多个第一导电过孔120 —样， 该多个第二导电过孔138内形成有导电材料以便提供从多个第二导电结构140到互连结构 104的电连接。第二导电结构140如现有技术中已知的那样形成并且在此将不会详细描述。如图所示，第五层间电介质142形成集成电路100的顶表面144。然而，可以按照需要形成附加的金属层以及其他结构以使得集成电路可操作。可以按照需要在其他位置形成类似于薄膜电阻器102的附加薄膜电阻器。图4是集成电路100的横截面视图，该集成电路100具有被介电帽层105覆盖的薄膜电阻器102。在一个实施例中，薄膜电阻器102是铬硅并且介电帽层105是氮化硅。这一组合导致具有小于10ppm/C的极低电阻温度系数的薄膜电阻器102。氮化硅帽层保护铬硅免于经受等离子体刻蚀步骤。如果保留为不被覆盖，则铬硅中的硅能够与刻蚀室中的氧气发生反应并改变薄膜电阻器层的电阻。在薄膜电阻器102之上形成帽层105之后，执行图形化和刻蚀以形成所希望的薄膜电阻器102。薄膜电阻器102的尺寸和形状与薄膜电阻器102的所希望的电阻值有关。图5是集成电路100的横截面视图，该集成电路100具有薄膜电阻器102，薄膜电阻器102具有第一薄膜电阻器层103a和第二薄膜电阻器层10北。薄膜电阻器102被以上描述的介电帽层105覆盖。可通过连续地淀积多个薄膜电阻器层来重现精确且可靠的电阻值。薄膜电阻器层的堆叠组合了各个层的基本性质。可以在不中断真空条件的情况下在单个物理汽相淀积机器中利用多个淀积步骤淀积第一薄膜电阻器层103a和第二薄膜电阻器层 103b。图6-图11是在形成互连结构104和薄膜电阻器102的方法的各个阶段处的集成电路148的横截面视图。在衬底150之上形成第一导体层152，衬底150包括部分形成的集成电路结构。由于可能包括各种部件，所以未示出集成电路结构的细节。类似于图3-图5 中示出的实施例，衬底150可以包括第一层间电介质110和第二层间电介质112。衬底150 可以具有形成在单晶硅芯片上的多个晶体管或有源器件、金属层以及层间介电层。作为替代，衬底150可以包括在对第三层间电介质118进行平坦化之前形成的图3-图5的所有部件。衬底150还可以包括多个金属层。在电子器件的制造中，可以根据需要在各种各样的位置和在任何金属层级处实现薄膜电阻器102的形成。在一个实施例中，第一导体层152是500埃到1，000埃的钛层。钛导电性足够强以使得可以实现第一导体106和薄膜电阻器102之间的良好电连接。第一导体层可以溅射或沉积在衬底150之上以形成保形层。其他导电材料可以替代钛或与钛组合，该其他导电材料诸如氮化钛、钛钨、铬、氮化钽以及氮化钽硅。在一个实施例中，第一导体层的厚度为500 埃到1，000埃。第二导体层巧4形成为叠置于第一导体层152上。可以使用已知的金属形成技术， 利用诸如铝、铝铜合金、铜或者其他合适的导电材料之类的材料来形成第二导体层154。第二导体层1 可以形成为具有2，000埃和1微米之间的厚度。第二导体层IM显著大于第一导体层152。在一个实施例中，第一导体层152是保护第二导体层IM免于经受来自衬底中的其他元件的扩散的阻挡层。防反射涂层156形成为叠置于第二导体层巧4上。防反射涂层156是可选的并且可以依赖于用于形成第二导体124的金属的类型来包括防反射涂层156。防反射涂层156 可以是500埃厚的氮化钛层。还可以使用其他合适的防反射涂层。保护性涂层158形成为叠置于防反射涂层156上。将用于保护性涂层158的材料选择为具有与第二导体IM不同的刻蚀化学性质。例如，如果第二导体层IM是金属的，则保护性涂层158将是介电的。这是为了防止过度刻蚀或者在其他情况下用作在将来的有可能破坏第二导体154的图形化和刻蚀步骤时的停止层。保护性涂层158可以是淀积的二氧化硅层，诸如厚度在1，000埃和2，000埃范围内的TEOS层。作为替代，保护性涂层158可以是氮化硅、碳化硅或者其他电介质。在衬底150之上形成第一导体层152、第二导体层154以及至少保护性涂层158之后，形成光致抗蚀剂图形160以限定互连结构104。参见图7，在去除第一导体层152、第二导体层1 防反射涂层156以及保护性涂层158的多余部分以再次暴露衬底150的顶表面 162时，光致抗蚀剂图形160保护互连结构104。用于限定互连结构104的刻蚀可以过度刻蚀为超过衬底150的顶表面162并形成如图14、图19和图20所示的凹陷。互连结构104的厚度可以在5，000埃和1微米之间。在限定互连结构104之后， 每个互连结构104包括第一导体106、第二导体124、防反射涂层126以及保护性涂层128， 正如先前在图3-图5中所描述的那样。在图8中，薄膜电阻器层164形成为叠置于衬底150的顶表面162和互连结构104 上。在一个实施例中，薄膜电阻器层164是50埃到500埃的电阻性膜。然而，其他厚度也是可能的。
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考虑到稳定性，特别是由于很多导电材料会随着温度改变而改变电阻，选择具有低电阻温度系数的材料。电阻温度系数是每摄氏度的温度变化的电阻改变因子。材料的正电阻温度系数意味着其电阻随着温度的增加而增加。纯金属通常具有正电阻温度系数。接近零的电阻温度系数可以通过制造特定金属的合金来获得，由此具有可忽略的温度变化。材料的负电阻温度系数意味着其电阻随着温度的增加而降低。如碳、硅和锗的半导体材料通常具有负电阻温度系数。因此，选择材料以形成薄膜电阻器层164时将根据预期的工艺条件来考虑电阻温度系数。例如，薄膜电阻器层164可以是铬硅、钼、氮化钛、氮化钽、钽铝或者镍铬。如上所述，薄膜电阻器层164的薄层电阻依赖于所选择的材料、最终电阻器102的长度和宽度以及操作条件。薄膜电阻器层的化学成分的变化也会影响薄层电阻。例如，如果使用铬硅作为薄膜电阻器层164，则可以改变硅的量以变更电阻。具有25%硅的铬硅能够实现Ik欧姆/平方的薄层电阻以及小于100ppm/C的电阻温度系数。 如果硅增加到40%，则铬硅层能够实现IOk欧姆/平方的薄层电阻以及在100ppm/C和 1，000ppm/C之间的电阻温度系数。此外，如果含硅量是85%，则能够实现100k欧姆/平方的薄层电阻以及在1，000ppm/C和10，000ppm/C之间的电阻温度系数。更具体地，具有25%硅的铬硅电阻器具有比诸如氮化钽和钽铝之类的其他材料更高的薄层电阻以及更低的电阻温度系数，氮化钽和钽铝这两者都具有小于0. Ik欧姆/平方的薄层电阻以及在50ppm/C和100ppm/C之间的电阻温度系数。与具有大约0. Ik欧姆/平方的电阻的氮化钽硅膜相比，具有40%硅的铬硅电阻器在500ppm/C的电阻温度系数下具有IOk欧姆/平方的更高的薄层电阻。具有85%硅的铬硅具有比高欧姆多晶硅电阻器或扩散电阻器更高的电阻和更高的电阻温度系数。薄膜电阻器层164保形地淀积在衬底150的顶表面和互连结构之上。可以使用物理汽相淀积(PVD)技术或PVD溅射技术来形成薄膜电阻器层164。例如，诸如磁控溅射之类的溅射工艺使用供应给真空室的诸如氩氪之类的溅射气体。将溅射靶(连接到DC电源的阴极)负偏置。随着阴极电压增加，电子被逐出溅射靶的表面。电子与溅射气体中的氩原子碰撞以产生Ar+离子和更多电子。旋转磁场通过将电子保持在靠近靶表面来帮助维持等离子体。电子在靶表面区域上跃迁以使溅射气体电离。跨等离子体壳层使Ar+离子加速以使原子冲出靶表面。然后，所溅射的原子跨越行进到衬底，在衬底处它们淀积为电阻性膜。例如，可以使用PVD溅射技术，在350摄氏度的工艺温度下使用诸如100瓦的低功率来形成铬硅膜。其他温度和功率设置也是合适的。低功率是形成非常薄的膜的一个因素。 在一个实施例中，利用每分钟45标准立方厘米的氩气流以及每分钟2标准立方厘米的氮气流持续40秒到50秒来淀积薄膜电阻器层164。淀积室中氮或氧的增加导致薄膜的电阻温度系数负得更多。在一个实施例中，薄膜电阻器层具有Ik欧姆/平方和业欧姆/平方之间的电阻范围。根据本公开而形成的薄膜电阻器能够实现在零到100ppm/C范围内的电阻温度系数。 低电阻温度系数依赖于材料成分和薄层电阻。例如，由硼化铬(85% )、硅(10% )和碳化硅(5%)的靶形成的薄膜电阻器层依赖于层的厚度具有大约业欧姆/平方的薄层电阻以及在负100ppm/C到正150ppm/C范围内的电阻温度系数。这一材料组合具有直径为3_5纳米的小颗粒和直径为10纳米的大颗粒尺寸的双模颗粒尺寸。在另一实施例中，由硼化铬(55%)、硅(30%)和碳化硅(15%)的靶形成的薄膜电阻器层具有大约证欧姆/平方的薄层电阻以及大约为负420ppm/C的电阻温度系数。这一膜的电阻温度系数较弱地依赖于厚度。由硼化铬(35% )、硅(45% )和碳化硅(25% )的靶形成的薄膜电阻器层依赖于层的厚度具有大约2 欧姆/平方的薄层电阻以及在负1，800ppm/C到负1，500ppm/C范围内的电阻温度系数。薄膜电阻器层性质和淀积状况两者会影响薄膜电阻器的电阻和电阻温度系数。对靶的状况和淀积状况进行控制有助于获得低电阻温度系数。形成横向地连接相邻互连结构的侧壁的薄膜电阻器层164允许对电阻和电阻温度系数的精确控制。例如，可以实现较小面积中的高电阻，诸如在2，000欧姆/平方到3，000欧姆/平方范围内的薄层电阻率。在每个互连结构104中的第一导体106和薄膜电阻器层164之间实现良好的电连接。横向电连接和薄膜电阻器层164的减小的厚度使得可以实现集成电路148的厚度的显著减小。在形成薄膜电阻器层164之后，将介电帽层165形成为叠置于薄膜电阻器层164 上。介电帽层165可以具有在200埃到1，000埃范围内的厚度。介电帽层165是为薄膜电阻器层164提供保护和稳定性的电介质。介电帽层165向薄膜电阻器102添加了稳定性而不会增加集成电路148的尺寸。在薄膜电阻器层164之上包括介电帽层165提供了长期的电阻稳定性并生成了改善的电压系数。在一个实施例中，薄膜电阻器层164是50埃到100埃的铬硅层并且介电帽层165 是在200埃到500埃范围内的氮化硅帽层。利用铬硅以及氮化硅实现了具有极低电阻温度系数(诸如在负10ppm/C和正10ppm/C之间的电阻温度系数)的稳定薄层电阻。在其他实施例中，能够实现在负250ppm/C和正250ppm/C范围内的电阻温度系数。利用专门化处理， 能够实现为零的电阻温度系数。在淀积了薄膜电阻器层164之后，可以淀积硬掩膜以持久地保护薄膜电阻器。例如，可以淀积钛钨阻挡层。硬掩膜将保护薄膜电阻器不与后续的绝缘层或钝化层发生化学反应。在形成过孔的位置中，可以利用湿法刻蚀(诸如利用双氧水)来去除硬掩膜。在图9中，光致抗蚀剂图形166从薄膜电阻器层164限定了薄膜电阻器102。光致抗蚀剂图形166覆盖互连结构104之上的介电帽层165的顶表面168。光致抗蚀剂图形 166还覆盖在将在第一互连结构10 和第二互连结构104b之间限定的薄膜电阻器102之上的介电帽层165。可以通过仅覆盖所希望的薄膜电阻器102来减小掩膜处理的复杂度。作为在互连结构104中并入保护性涂层128的结果，可以减小互连结构104之间的间隔。随着集成电路148被缩放得越来越小，互连结构之间的间隔减小。挑战在于打开未被薄膜电阻器102连接的互连结构104之间的空间。保护性涂层1 使得可以减小光致抗蚀剂图形的覆盖。在图9中，光致抗蚀剂图形166延伸到由沿着互连结构104的垂直部分的介电帽层165和薄膜电阻器层164的垂直部分形成的边缘170。仅薄膜电阻器层164和介电帽层 165的水平部分172暴露于旨在限定第一互连结构10 和第二互连结构104b之间的薄膜电阻器102的刻蚀。光致抗蚀剂图形166可以延伸超过边缘170以覆盖薄膜电阻器层164的水平部分 172的一定量。如上所述，挑战在于打开和完全地去除未被薄膜电阻器102连接的互连结构104之间的薄膜电阻器层164。当光致抗蚀剂图形166延伸超过边缘170时，打开互连结构之间的较小间隔变得更具挑战性。使光致抗蚀剂图形166延伸超过边缘170由于没有对足够的水平部分172进行刻蚀而存在使薄膜电阻器短路的风险。通过在互连结构中并入保护性涂层128，光致抗蚀剂图形166可以形成为与边缘 170齐平或者可以仅部分地覆盖互连结构104的顶表面168。光致抗蚀剂图形166可以在小于亚半微米技术中被并入并且可以允许对相邻互连结构104之间的水平部分172的充分去除。用以去除薄膜电阻器层164的水平部分172的刻蚀还可以刻蚀第二导体124。依赖于过度刻蚀的严重程度，可以使受影响的互连结构的完整性折衷到非操作级别。如果不包括保护性涂层128，则存在如下风险，即在刻蚀从互连结构104的顶部去除薄膜电阻器层164时，将破坏第二导体124。考虑到诸如利用端点检测来准确地和鲁棒性地停止刻蚀的困难性，这一风险尤其突出。利用保护性涂层128，任何光致抗蚀剂图形166的未对准或顶表面168的有意部分暴露都不是问题，这是因为保护性涂层1 将防止刻蚀破坏第二导体124。例如，使用TEOS作为保护性涂层1 在去除薄膜电阻器层164时保护了第二导体 124，这是因为电介质具有与薄膜电阻器层不同的刻蚀化学性质。光致抗蚀剂图形166提供在希望去除薄膜电阻器层164的水平部分172的互连结构104之间的最小间隔。即使掩膜未对准引起光致抗蚀剂图形166被定位为相对于边缘 170向内，互连结构也不会被刻蚀破坏。图10是在用以限定薄膜电阻器102的刻蚀之后的集成电路148的横截面视图。由于光致抗蚀剂图形166已延伸到边缘170，因此薄膜电阻器层在每个互连结构104之上保持完整。用以限定薄膜电阻器102和去除水平部分172的刻蚀持续时间足够长以完全地去除水平部分172。如果刻蚀不完全并且某些水平部分172还在，则集成电路148可能不能工作，这是因为互连结构104可能通过薄膜电阻器102而保持电连接。为了确保分离，刻蚀可以被延长以过度刻蚀和暴露衬底150的表面134，该表面134低于顶表面162。通过在刻蚀期间利用光致抗蚀剂图形166覆盖薄膜电阻器102，可以打开互连结构104之间的少量空间。在去除水平部分172之后保留的垂直部分132保护互连结构104在刻蚀期间不被底切。在用以去除水平部分172的刻蚀期间，垂直部分132的厚度可能减小。光致抗蚀剂图形166可以形成为仅覆盖第一互连结构10 和第二互连结构104b 之上的薄膜电阻器层164之上的介电帽层165的顶表面168的一部分，而不覆盖未被光致抗蚀剂图形166覆盖的其他互连结构104。用以去除介电帽层165和薄膜电阻器层164的水平部分172的刻蚀将暴露衬底150的表面134。刻蚀还将去除不与薄膜电阻器102相关联的互连结构104顶部上的不受光致抗蚀剂图形166保护的薄膜电阻器层164和介电帽层 165。可以从这些其他互连结构104去除保护涂层128中的一些或所有。防反射涂层1 可以被这一刻蚀再次暴露。在其中省略了防反射涂层1 的实施例中，可以将保护性涂层128的厚度选择为防止对第二导体124的破坏。如果光致抗蚀剂图形不覆盖所有互连结构，则未覆盖的互连结构在用第四层间电介质136保护它们和形成多个第二导电过孔138 (如图3所示)之前将不需要附加处理。图11是在去除薄膜电阻器层164的水平部分172之后保留在互连结构104上的薄膜电阻器层164和介电帽层165的去除之后的集成电路148。当从互连结构104的顶部去除薄膜电阻器层164时，可能去除保护性涂层128中的一些或所有。保护性涂层128的顶表面133被暴露。这可以用各种各样的方式来实现。例如， 可以在集成电路148之上形成介电层(未示出)，然后可以使用化学机械抛光来暴露顶表面 133。作为替代，可以将光致抗蚀剂图形166形成为仅覆盖薄膜电阻器102从而使得当去除水平部分172时另一个顶表面133被暴露。薄膜电阻器102将相邻互连结构直接连接在一起而不需要过孔来将电阻器连接到互连。这显著地减小了用于形成集成电路148的空间。此外，当保护性涂层1 被并入在互连结构中时，能够减小互连结构之间的空间。可以通过以下公式来计算薄膜电阻器102的电阻Rtotal = 2 ( (Rcs//Rtop//Rside) +RangIe) +Rtf其中rcs是第二导体124的电阻，rt。p是形成第一互连结构10 和第二互连结构 104b上的薄膜电阻器102的顶表面168的水平接触的电阻，并且rside是与第一互连结构 10 和第二互连结构104b的侧壁相邻的薄膜电阻器102的垂直接触的电阻。rangle是薄膜电阻器102和第一导体106之间的接触角处的电阻。Rtf是薄膜电阻器102的电阻。该公式确定了与Rcs、Rside、Rt。p并联的电阻。总电阻主要受第一导体106和薄膜电阻器102之间的 RangIe 影响。当 Rcs < < Rtop 和 Rlc 时，则 Rtotai 大约等于 2 (Rcs+RmgJ +Rtf。图12是具有形成在薄膜电阻器102之上的替代性的光致抗蚀剂图形167的集成电路148的横截面视图。有意地将光致抗蚀剂图形167形成为相对于互连结构104的顶表面168上的边缘170向内。在这种情形下，保护性涂层128防止刻蚀在未覆盖刻蚀期间破坏互连结构104中的第二导体124。光致抗蚀剂图形167可以形成为仅覆盖第一互连结构10 和第二互连结构104b 之上的薄膜电阻器层164的顶表面168的一部分。其他互连结构104的顶表面168不被光致抗蚀剂图形167覆盖。如上所述，保护性涂层1 可以是TEOS层或其他硅介电层。保护性涂层1 还可以是为保护第二导体1 并且依赖于用于第二导体1 的材料类型而定制的多个层。图13是在已经限定薄膜电阻器102并且已经去除光致抗蚀剂167之后图12的集成电路148的横截面视图。随着刻蚀去除薄膜电阻器层164的水平部分172，衬底150的表面134被暴露并且不受光致抗蚀剂图形167保护的薄膜电阻器层164被从相关联的互连结构104的顶部去除。可以从这些互连结构104去除保护性涂层128的一些或所有。在刻蚀期间去除由光致抗蚀剂图形167暴露的第一互连结构10 和第二互连结构104b的顶表面168的一部分。在刻蚀期间还去除保护性涂层128的一些或所有，并且再次暴露防反射涂层126。在其中省略了防反射涂层126的实施例中，可以将保护性涂层1 的厚度选择为防止对第二导体124的破坏。在图13中，互连结构在用第四层间电介质136 保护它们和形成多个第二导电过孔138(如图3所示)之前不需要附加处理。图14是通过第一导体106电连接到薄膜电阻器102的互连结构104之一的放大视图。互连结构104包括第一导体106之上的第二导体124以及第二导体IM之上的防反射涂层126。在从第一薄膜电阻器层103a和第二薄膜电阻器层10 限定薄膜电阻器102 之后，仅保留了保护性涂层128的一部分。使用类似于图12中的光致抗蚀剂图形167的光致抗蚀剂图形来限定薄膜电阻器102。在图14中，薄膜电阻器102形成在衬底150中的凹陷210中。当在衬底150之上形成互连结构104时，形成凹陷210。用以限定各个互连结构的刻蚀可以过度刻蚀衬底150 并形成凹陷210。第一薄膜电阻器层103a和第二薄膜电阻器层10 以及介电帽层105的厚度显著小于凹陷210在衬底150的顶表面162以下的深度。在此处所描述的所有实施例中，薄膜电阻器可以是单个薄膜电阻器或多个薄膜电阻器层。如上所述，薄膜电阻器层的形成依赖于靶材料以及淀积室的气体和温度条件。可以淀积具有不同化学成分的多个层以实现薄膜电阻器的所希望的电阻值。例如，第一电阻器层103a可以是具有负电阻温度系数(诸如-360ppm/c)的铬硅膜。第二电阻器层10 可以是具有正电阻温度系数(诸如+400ppm/C)的另一铬硅膜。可以通过计算第一电阻器层103a和第二电阻器层10 的并联电阻值来确定薄膜电阻器的电阻值。接近零的电阻温度系数可以通过形成具有负电阻温度系数的第一电阻性层和具有正电阻温度系数的第二电阻性层来实现。在一个实施例中，第一电阻性层103a具有在100埃和150埃范围内的厚度。第二电阻性层10 具有在20埃和50埃范围内的厚度。第一电阻性层103a用作衬垫，从而将第二电阻性层10 电耦合到互连结构。第一电阻性层103a为横向接触提供更好的连续性。 第一电阻性层103a和第二电阻性层10 可以是由相同元素形成但具有由淀积技术的变化引起的不同的电阻值和不同的电阻温度系数的合金。作为替代，第一电阻性层和第二电阻性层可以是由不同元素形成的合金成分。第一电阻性层103a和第二电阻性层10 可以具有各种厚度并且具有各种薄层电阻。第一电阻性层和第二电阻性层的垂直堆叠布置是并联电阻器结构。针对每个电阻性层选择淀积靶和气体条件从而使得并联的多个电阻性层的总电阻等于薄膜电阻器的所希望的电阻值。在一个实施例中，针对第一电阻器层103a的靶可以是硼化铬(85% )、硅(10% ) 以及碳化硅(5% )。针对第二电阻器层10 的靶可以是硼化铬(55% )、硅(30% )以及碳化硅(15% )。可以在第二电阻器层103b上由硼化铬(35% )、硅(45% )以及碳化硅 (25%)的靶形成第三电阻器层(未示出)。第一电阻器层、第二电阻器层和第三电阻器层的组合形成薄膜电阻器302。在一个实施例中，根据以上所述的靶而形成的具有三个电阻性层的薄膜电阻器具有200欧姆/平方的薄层电阻和接近零ppm/C的电阻温度系数。可以在不中断真空条件的情况下利用单个机器淀积该多个薄膜电阻器层。该多个膜将彼此补偿以实现所希望的电气性质。例如，具有负电阻温度系数的膜可以被具有正电阻温度系数的膜覆盖。正电阻温度系数和负电阻温度系数的组合提供接近零的电阻温度系数值。该多个薄膜电阻器层提供具有跨晶片小于百分之一的变化的稳定的薄层电阻。图15-图18是横向地连接衬底150之上的具有斜度的互连结构174的薄膜电阻器 102的另一实施例的横截面视图。在图15中，具有斜度的互连结构174包括钛导体层176 和金属层178。钛导体层176可以直接形成在衬底150上或者用介电层(未示出)与衬底隔开。在替代性的实施例中，钛导体层可以包括钛层和氮化钛层。如上所述，钛以外的其他材料可以用于导体层176。金属层178可以是铝、铜或者其他金属材料。例如，金属层178可以具有铝铜硅成分。具有斜度的互连结构174具有有角度的侧壁从而使得互连结构是梯形的，即朝向上表面180锥削的。互连结构的优化剖面是分别在图3中的垂直侧壁和图15中的具有斜度的侧壁之间的折中。具有有角度的侧壁的导体层176能够增强具有斜度的互连结构174之间的薄膜电阻器102的性能。薄膜电阻器102是根据上述方法和成分由薄膜电阻器层164形成。在薄膜电阻器层164之上形成介电帽层165以获得稳定性。在图16中，在具有斜度的互连结构174之上形成光致抗蚀剂图形184从而使得上表面180的一部分被覆盖。光致抗蚀剂图形184相对于介电帽层165的边缘187向内，边缘187开始朝水平部分186向下的倾斜。作为替代，光致抗蚀剂图形184可以延伸到介电帽层165的边缘187。使光致抗蚀剂图形184在互连结构174的全部顶表面180之上延伸提供了对顶表面的保护。因此，可以省略上述保护性涂层128。图17是在刻蚀去除不受光致抗蚀剂图形184保护的水平部分186之后的薄膜电阻器102的横截面视图。如果光致抗蚀剂图形184仅覆盖具有斜度的互连结构174的上表面180，则薄膜电阻器层164的垂直部分188被完全地去除。然而，如果光致抗蚀剂图形184 延伸超过上表面180，则垂直部分188的部分或全部可以保留在具有斜度的互连结构174的侧壁190上。薄膜电阻器102通过导体层176电连接具有斜度的互连结构174。这种横向连接在集成电路上提供薄膜电阻器而不需要通常用于精密电阻器的额外的层间电介质和过孔。 因此，减小了集成电路的总尺度。图18是在去除光致抗蚀剂之后的具有帽层105的薄膜电阻器102。如图3所示， 可以形成各种层间电介质和过孔以将薄膜电阻器耦合到集成电路中的其他互连结构。可以去除上层的水平部分192，或者可以将过孔形成为通过上层的水平部分192以将互连结构电连接到集成电路中的其他部件。图19是具有带介电帽层205的薄膜电阻器202的集成电路200的又一实施例。集成电路200包括衬底250，衬底250可以具有形成在其中的多个有源器件。在衬底250之上形成多个具有斜度的互连结构204。每个互连结构204包括第一导体206和第二导体208 并且具有垂直于衬底250的顶表面214的侧壁。在形成互连结构期间，在互连结构204之间的衬底250中形成凹陷210。凹陷210可以通过过度刻蚀互连结构以及通过去除光致抗蚀剂来形成。随后，淀积薄膜电阻器202并且用介电帽层205覆盖薄膜电阻器202。薄膜电阻器 202具有低于衬底250的顶表面214的顶表面212。介电帽层205也具有低于衬底250的顶表面的顶表面216。薄膜电阻器202和介电帽层205显著小于互连结构并且小于第一导体 206。图20是具有连接第一互连结构30 和第二互连结构304b的薄膜电阻器302的集成电路300的横截面视图。薄膜电阻器302受介电帽层305保护免于经受后续处理步骤。 集成电路300包括衬底350，衬底350可以包括诸如CMOS和双极晶体管之类的多个有源器件。衬底350的顶表面314可以是形成在晶体管或其他金属层级之上的介电材料的平坦化层。在衬底350之上形成第一介电层310。第一电介质310可以是氮化硅层或其他介电材料。在第一介电层310之上形成多个互连结构304，包括第一互连结构30 和第二互连结构304b。用于限定互连结构304的刻蚀可以过度刻蚀第一介电层310并且形成凹陷表面 312。互连结构304包括第一介电层310之上的第一导体306以及第一导体306之上的第二导体308。在第二导体308之上形成保护性涂层328。保护性涂层3 防止第二导体 308在用以限定薄膜电阻器302的刻蚀期间被破坏。在图20中，使用了光致抗蚀剂图形(未示出)，光致抗蚀剂图形完全地覆盖第一互连30 和第二互连304b之上的介电帽层305和薄膜电阻器302的顶表面。与第一互连结构30 和第二互连结构304b相邻的其他互连结构304不受光致抗蚀剂图形的保护。保护性涂层3 防止去除多余的薄膜电阻器302的刻蚀破坏第二导体308。在互连结构304之上和第一介电层310的凹陷表面312之上形成薄膜电阻器302 和介电帽层。因此，介电帽层305的顶表面316低于第一介电层310的顶表面315。将薄膜电阻器302形成为具有与第一互连结构30 和第二互连结构304b之间的第一介电层310 的凹陷表面312接触的第一部分320。薄膜电阻器302还具有与第一互连结构30 和第二互连结构304b的侧壁接触的第二部分322。在第一介电层310和介电帽层305之间的薄膜电阻器302的配置辅助耗散热量， 从而使得膜更稳定。热量从薄膜电阻器传播到第一导体和第二导体，从而避免了可能由焦耳效应引起的温度极限。这还导致在薄膜电阻器302的操作温度的每个改变上更稳定的电流值。在一个实施例中，第一电介质310和介电帽层305是氮化硅。图21是具有与形成在介电层410的平坦表面421上的第二互连结构404b隔开的第一互连结构40 的部分集成电路400的简化等距视图。介电层410可以形成在衬底之上，衬底上形成有有源器件和无源器件。薄膜电阻器402将第一互连结构40 和第二互连结构404b的侧壁431横向地连接在一起。第一互连结构40 和第二互连结构404b均分别包括第一导电层406a、406b以及第二导电层42 、似4b。第一互连结构40 和第二互连结构404b延伸跨过平坦表面421以连接形成在衬底之中和形成在衬底之上的各种电子部件。薄膜电阻器402形成在第一互连结构40 和第二互连结构404b之间的衬底的一部分之上。被薄膜电阻器覆盖的衬底部分的尺寸将依赖于所希望的电阻值以及用于形成薄膜电阻器的电阻性材料的特性而变化。图22是图21的部分集成电路400的俯视图。第一互连结构40 在集成电路上的彼此隔开的第一接触405和第二接触407之间延伸。第一接触405可以耦合到集成电路 400中的上层金属层级。例如，第一接触405可以连接到图3中的将第一互连结构10 连接到第二导电结构140之一的多个第一导电过孔120之一。第二接触407可以耦合到在低于第一互连结构40 的层级处的有源元件。例如，该有源元件可以是晶体管或集成电路的第一金属层级，诸如第一层金属。第二互连结构404b在集成电路400上彼此隔开的第三接触409和第四接触411之间延伸。与第一互连结构40 的第一接触405和第二接触407 —样，第三接触409和第四接触411将第二互连结构连接到集成电路400的其他元件。第三接触409将第二互连结构 404b耦合到集成电路400中的第二互连结构之上的元件(未示出)。第四接触411将第二互连结构404b耦合到集成电路400上的第二互连结构404b之下的另一元件(未示出)。将薄膜电阻器402形成为邻接第一互连结构40 和第二互连结构404b的侧壁 431，从而将这些互连结构电连接在一起。在一个实施例中，将薄膜电阻器402形成为分别与第一互连结构40 和第二互连结构404b的第一接触405和第三接触409相邻。图中未示出的替代性实施例使用附加的工艺步骤来获得比第二导体更宽的第一导体从而使得薄膜电阻器更多地与第一导体接触。第一导体能够形成具有侧壁和顶表面的台阶，其中薄膜电阻器可以形成在侧壁和顶表面上。因此，薄膜电阻器将具有与顶部和侧壁的直接电接触而不是仅与侧壁的直接电接触。对薄膜电阻器层进行未覆盖刻蚀以形成薄膜电阻器的优点包括克服了掩膜覆盖工艺裕度约束并且使得可以在互连结构之间的空间最小的情况下将薄膜电阻器集成到现有产品中。现有技术方法使用具有重叠的掩膜用于电阻器和用于金属线路。这种方法改善了用于掩膜处理的工艺裕度和鲁棒性，这是因为制造商只需要对薄膜电阻器区域进行掩膜处理。更简单的掩膜处理减小了时间和材料成本。还消除了基于将薄膜材料选择为具有对金属或对防反射涂层的良好的刻蚀选择性或者选择为具有用于端点检测的可观察到的端点迹线差异的制造约束。可以将上述各种实施例组合以提供进一步的实施例。在此通过弓I用的方式包含在本说明书中引用和/或在申请数据表中列出的所有美国专利、美国专利申请公布、美国专利申请、外国专利、外国专利申请以及非专利出版物的全部内容。如有必要可以修改实施例的方面以采用各种专利、申请和公布的概念来提供更进一步的实施例。可以根据以上的详细描述来对实施例进行这些和其他改变。一般地，在所附权利要求中，所使用的术语不应当解释为将权利要求限制为在说明书和权利要求中所公开的特定实施例，而应当解释为包括随同这些权利要求所要求保护的等同形式的整个范围的所有可能实施例。因此，权利要求不受本公开限制。
权利要求
1.一种薄膜电阻器，包括具有第一电阻温度系数的第一电阻器层；以及在所述第一电阻器层上的第二电阻器层，所述第二电阻器层具有不同于所述第一电阻温度系数的第二电阻温度系数。
2.根据权利要求1的薄膜电阻器，其中所述第一电阻器层和所述第二电阻器层形成具有第三电阻温度系数的所述薄膜电阻器，所述第三电阻温度系数在正的每摄氏度百万分之 20和负的每摄氏度百万分之20范围内。
3.根据权利要求1的薄膜电阻器，其中所述第一电阻温度系数为正并且所述第二电阻温度系数为负。
4.根据权利要求1的薄膜电阻器，其中所述第一电阻器层具有在50埃和150埃范围内的厚度并且所述第二电阻器层具有在20埃和50埃范围内的厚度。
5.根据权利要求1的薄膜电阻器，其中所述第一电阻器层的厚度小于50埃并且所述第二电阻器层的厚度小于50埃。
6.根据权利要求1所述的薄膜电阻器，进一步包括在所述第二电阻器层上的第三电阻器层并且所述第三电阻器层具有第四电阻温度系数。
7.一种方法，包括在衬底上形成薄膜电阻器，所述形成包括在衬底上形成第一电阻器层，所述第一电阻器层具有多个元素的第一成分并且具有小于200埃的第一厚度；以及在所述第一电阻器层上形成第二电阻器层，所述第二电阻器层具有所述多个元素的第二成分并且具有小于150埃的第二厚度。
8.根据权利要求7的方法，进一步包括在溅射淀积室中从第一靶形成所述第一成分并且在所述溅射淀积室中从第二靶形成所述第二成分。
9.根据权利要求8的方法，其中所述第一靶是55%的铬并且所述第二靶是85%的铬。
10.根据权利要求7的方法，其中所述第一成分和所述第二成分为不同的铬硅合金。
11.根据权利要求7的方法，其中所述第一电阻器层具有第一电阻温度系数并且所述第二电阻器层具有第二电阻温度系数。
12.根据权利要求10的方法，其中所述第一电阻温度系数为正并且所述第二电阻温度系数为负。
13.根据权利要求7的方法，进一步包括在所述第二电阻器层上形成第三电阻器层，所述第三电阻器层具有所述多个元素的第三成分。
14.一种集成电路，包括 衬底；第一互连，其具有在所述衬底上的第一导体层和在所述第一导体上的第二导体层，所述第一互连具有垂直于所述衬底的第一侧壁；与所述第一互连隔开的第二互连，所述第二互连具有在所述衬底上的所述第一导体层和在所述第一导体层上的所述第二导体层，所述第二互连具有垂直于所述衬底的第二侧壁；电阻性元件，其具有形成在所述第一互连和所述第二互连之间的衬底上以及在所述第一互连和所述第二互连的所述第一侧壁和所述第二侧壁上的多个电阻性层，所述多个电阻性层包括电连接所述第一互连和所述第二互连的所述第一导体层的第一电阻性层；以及形成在所述第一电阻性层上的第二电阻性层。
15.根据权利要求14的集成电路，其中所述第一电阻性层具有第一电阻温度系数并且所述第二电阻性层具有不同于所述第一电阻温度系数的第二电阻温度系数。
16.根据权利要求14的集成电路，其中所述第一电阻性层和所述第二电阻性层是不同的铬硅合金。
17.根据权利要求14的集成电路，其中所述第一电阻温度系数为正并且所述第二电阻温度系数为负。
全文摘要
本发明涉及多层无过孔薄膜电阻器。本公开针对一种薄膜电阻器，其具有具有第一电阻温度系数的第一电阻器层；以及在第一电阻器层上的第二电阻器层，第二电阻器层具有不同于第一电阻温度系数的第二电阻温度系数。第一电阻温度系数可以为正而第二电阻温度系数为负。第一电阻器层可以具有在50埃和150埃范围内的厚度并且第二电阻器层可以具有在20埃和50埃范围内的厚度。
文档编号H01C7/06GK102376404SQ201110251458
公开日2012年3月14日 申请日期2011年8月23日 优先权日2010年8月24日
发明者C·梁, O·勒内尔 申请人:意法半导体有限公司