专利名称：分栅式闪存制造方法
技术领域：
本发明涉及半导体设计制造领域，更具体地说，本发明涉及一种分栅式闪存制造方法。
背景技术：
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。而随着闪存应用领域的扩展，希望提供一种能够开发出浮栅上的电子的擦除速度更快、读取电流更大的分栅式闪存结构的技术方案。
发明内容
本发明的目的是提供一种浮栅上的电子的擦除速度更快、读取电流更大的分栅式闪存制造方法。根据本发明的第一方面，提供了一种分栅式闪存制造方法，其包括在半导体衬底上布置间隔设置的源极区域和漏极区域；在半导体衬底上布置第一多晶硅层；在第一多晶硅层上布置第二多晶硅层；刻蚀所述第二多晶硅层以形成第一控制栅和第二控制栅；在所述第一控制栅和所述第二控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区。优选地，所述分栅式闪存制造方法还包括在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层、第一牺牲层和第二氮化硅层、第二牺牲层；利用所述第一氮化硅层、第一牺牲层和所述第二氮化硅层、第二牺牲层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅；去除所述第一牺牲层和所述第二牺牲层，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。因此，可以通过控制第一牺牲区和第二牺牲区的厚度来控制未完全覆盖第一浮栅和第二浮栅的暴露量，从而相对于本发明第一方面的分栅式闪存制造方法更精确地控制该
暴露量。优选地，去除所述第一牺牲层和所述第二牺牲层的步骤包括对所述第一牺牲层和所述第二牺牲层进行选择性刻蚀，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。另一方面，优选地，所述分栅式闪存制造方法还包括在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层和第二氮化硅层；利用所述第一氮化硅层和所述第二氮化硅层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅；刻蚀所述第一氮化硅层和所述第二氮化硅层，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。优选地，在所述分栅式闪存制造方法中，刻蚀所述第一氮化硅层和所述第二氮化硅层的步骤包括对第一氮化硅层和所述第二氮化硅层进行湿法刻蚀，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A，例如80A。因此，通过例如利用刻蚀工艺，使得第一氮化硅层和第二氮化硅层分别在第一存储位单元和第二存储位单元并排布置的方向上未完全覆盖第一浮栅和第二浮栅(即露出一个由后续材料覆盖的台阶面)，使得能够在保持芯片的电学隔离性能不变的情况下，有效地使得浮栅上的电子的擦除速度更快、并且使得闪存单元的读取电流更大。优选地，所述分栅式闪存制造方法还包括在所述源极区域和漏极区域之间沉积字线；或者，在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中图1至图4示意性地示出了根据本发明第一实施例的分栅式闪存制造方法的各个步骤的示意图。图5至图8示意性地示出了根据本发明第二实施例的分栅式闪存制造方法的各个步骤的示意图。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。图1至图4示意性地示出了根据本发明第一实施例的分栅式闪存制造方法的各个步骤的示意图。根据本发明第一实施例的分栅式闪存方法包括在半导体衬底1上布置间隔设置的源极区域和漏极区域；在半导体衬底1上布置第一多晶硅层(如图1的2，22所示)；在半导体衬底1上布置第二多晶硅层；刻蚀所述第二多晶硅层以形成第一控制栅3和第二控制栅33(如图1的3，33所示)；在所述第一控制栅3和所述第二控制栅33上分别并排地布置第一氮化硅区4、第一隔离区5和第二氮化硅区44、第二隔离区55。进一步地，所述分栅式闪存制造方法还包括在所述第一隔离区5、所述第二多晶硅层上以及所述第二隔离区55、所述第二多晶硅层上分别生长第一氮化硅层6 (具体地为图1所示的第一氮化硅层6)和第二氮化硅层 66 (具体地为图1所示的第二氮化硅层66)；利用所述第一氮化硅层6和所述第二氮化硅层66作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅2和第二浮栅22 (如图2的2，22所示)；随后，刻蚀所述第一氮化硅层6和所述第二氮化硅层66 (刻蚀后的第一氮化硅层 6和第二氮化硅层66具体如图3所示)，从而使得所述第一氮化硅层6和所述第二氮化硅层66分别在第一浮栅2和第二浮栅22并排布置的方向上未完全覆盖第一浮栅2和第二浮栅22。例如，在一个具体示例中，可通过湿法刻蚀(例如利用热磷酸湿法刻蚀)80A厚度的氮化硅，即湿法刻蚀使氮化硅退回去80A。进一步地，所述分栅式闪存制造方法还包括在所述源极区域和漏极区域之间沉积字线7 ；或者，在所述源极区域和漏极区域之间先沉积氧化硅层8再沉积字线7，如图4所
7J\ ο可以看出，根据本发明第一实施例的分栅式闪存制造方法制造得到的分栅式闪存包括半导体衬底1，其上具有间隔设置的源极区域和漏极区域(未具体标示)；字线7，设置于所述源极区域和漏极区域之间；第一存储位单元，位于所述字线与所述源极区域之间； 第二存储位单元，位于所述字线与所述漏极区域之间。进一步地，在分栅式闪存中，所述两个存储位单元分别具有第一控制栅3、第一浮栅2和第二控制栅33、第二浮栅22，所述两个控制栅3、33具有间隔地分别设置于所述两个浮栅2、22上。并且，在分栅式闪存中，所述两个控制栅3、33上分别并排地布置有第一氮化硅区 4、第一隔离区5和第二氮化硅区44、第二隔离区55。第一隔离区5和第二隔离区55例如由氧化硅组成。并且其中，所述两个存储位单元与所述字线7之间由隧穿氧化层隔开。在一个具体示例中，所述隧穿氧化层可以是氧化硅层与氮化硅层的复合结构。上述分栅式闪存还包括第一存储位单元的第一氮化硅层6和第二存储位单元的第二氮化硅层66。优选地，所述第一氮化硅层6和所述第二氮化硅层66分别部分地覆盖所述第一隔离区5、所述第一浮栅2和所述第二隔离区55、所述第二浮栅22，从而所述第一氮化硅层6 和所述第二氮化硅层66分别在第一存储位单元和第二存储位单元并排布置的方向上未完全覆盖第一浮栅2和第二浮栅22。在一个具体示例中，所述第一氮化硅层6和所述第二氮化硅层66分别在第一存储位单元和第二存储位单元并排布置的方向上未覆盖第一浮栅2和第二浮栅22的长度不大于200A，更优选地，所述长度例如为80A。在一个具体示例中，所述两个控制栅3、33为多晶硅控制栅，所述两个浮栅2、22为多晶硅浮栅，所述字线7为多晶硅选择栅。由此，根据本发明的第一实施例，通过例如利用刻蚀工艺，使得第一氮化硅层和第二氮化硅层分别在第一存储位单元和第二存储位单元并排布置的方向上未完全覆盖第一浮栅和第二浮栅(即露出一个由后续材料覆盖的台阶面)，使得能够在保持芯片的电学隔离性能不变的情况下，有效地使得浮栅上的电子的擦除速度更快、并且使得闪存单元的读取电流更大。图5至图8示意性地示出了根据本发明第二实施例的分栅式闪存制造方法的各个步骤的示意图。根据本发明第二实施例的分栅式闪存方法包括在半导体衬底1上布置间隔设置的源极区域和漏极区域；在半导体衬底1上布置第一多晶硅层(如图5的2，22所示)；在半导体衬底1上布置第二多晶硅层；刻蚀所述第二多晶硅层以形成第一控制栅3和第二控制栅33(如图5的3，33所示)；在所述第一控制栅3和所述第二控制栅33上分别并排地布置第一氮化硅区4、第一隔离区5和第二氮化硅区44、第二隔离区55。进一步地，所述分栅式闪存制造方法还包括在所述第一隔离区5、所述第二多晶硅层上以及所述第二隔离区55、所述第二多晶硅层上分别生长第一氮化硅层6和第一牺牲区9 (具体地为图5所示的第一氮化硅层6 和第一牺牲区9)和第二氮化硅层66和第二牺牲区99 (具体地为图5所示的第二氮化硅层 66和第二牺牲区99)。可以看出，与本发明第一实施例不同的是，第二实施例不仅生长了氮化硅层6、66，而且在氮化硅层6、66上分别形成了牺牲区9、99。该牺牲区9、99的材料可以是氧化硅等。利用所述第一氮化硅层6和第一牺牲区9以及所述第二氮化硅层66和第二牺牲区99作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅2和第二浮栅22 (如图6的2，22所示)°随后，去除第一牺牲区9和第二牺牲区99 (刻蚀后的第一氮化硅层6和第二氮化硅层66具体如图7所示)，从而使得所述第一氮化硅层6和所述第二氮化硅层66分别在第一浮栅2和第二浮栅22并排布置的方向上未完全覆盖第一浮栅2和第二浮栅22。例如，可以通过选择性刻蚀来去除第一牺牲区9和第二牺牲区99。例如，该选择性刻蚀使得第一牺牲区9和第二牺牲区99被完全去除，而第一氮化硅层6和第二氮化硅层66不受影响。也就是说，在本发明第二实施例的分栅式闪存制造方法可以通过控制第一牺牲区 9和第二牺牲区99的厚度来控制未完全覆盖第一浮栅2和第二浮栅22的暴露量，从而相对于本发明第一方面的分栅式闪存制造方法更精确地控制该暴露量。进一步地，上述分栅式闪存制造方法还包括在所述源极区域和漏极区域之间沉积字线7 ；或者，在所述源极区域和漏极区域之间先沉积氧化硅层8再沉积字线7，如图8所示。
本领域技术人员来说可以理解的是，第一控制栅3和第一浮栅2之间、以及第二控制栅33和第二浮栅22之间是相互隔开的，这是本领域的公知常识，因此在此没有特别描述。此外，本领域技术人员来说可以理解的是，虽然以上述流程中的各个步骤说明了本发明，但是本发明并不排除除了上述步骤之外其它步骤的存在。本领域技术人员来说可以理解的是，可在不脱离本发明的范围的情况下，可以在所描述的步骤中加入其它步骤以形成其它结构或者实现其它目的。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下， 都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种分栅式闪存制造方法，其特征在于包括 在半导体衬底上布置间隔设置的源极区域和漏极区域； 在半导体衬底上布置第一多晶硅层；在第一多晶硅层上布置第二多晶硅层；刻蚀所述第二多晶硅层以形成第一控制栅和第二控制栅；在所述第一控制栅和所述第二控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区。
2.根据权利要求1所述的分栅式闪存制造方法，其特征在于，在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层、第一牺牲层和第二氮化硅层、第二牺牲层；利用所述第一氮化硅层、第一牺牲层和所述第二氮化硅层、第二牺牲层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅；去除所述第一牺牲层和所述第二牺牲层，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
3.根据权利要求1或2所述的分栅式闪存制造方法，其特征在于， 在所述源极区域和漏极区域之间沉积字线。
4.根据权利要求1或2所述的分栅式闪存制造方法，其特征在于， 在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
5.根据权利要求1或2所述的分栅式闪存制造方法，其特征在于，去除所述第一牺牲层和所述第二牺牲层的步骤包括对所述第一牺牲层和所述第二牺牲层进行选择性刻蚀，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
6.根据权利要求1所述的分栅式闪存制造方法，其特征在于还包括在所述第一隔离区、所述第二多晶硅层上以及所述第二隔离区、所述第二多晶硅层上分别生长第一氮化硅层和第二氮化硅层；利用所述第一氮化硅层和所述第二氮化硅层作为掩膜刻蚀所述第一多晶硅层以形成第一浮栅和第二浮栅；刻蚀所述第一氮化硅层和所述第二氮化硅层，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未完全覆盖第一浮栅和第二浮栅。
7.根据权利要求1或6所述的分栅式闪存制造方法，其特征在于还包括 在所述源极区域和漏极区域之间沉积字线。
8.根据权利要求1或6所述的分栅式闪存制造方法，其特征在于还包括 在所述源极区域和漏极区域之间先沉积氧化硅层再沉积字线。
9.根据权利要求1或6所述的分栅式闪存制造方法，其特征在于，刻蚀所述第一氮化硅层和所述第二氮化硅层的步骤包括对第一氮化硅层和所述第二氮化硅层进行湿法刻蚀，从而使得所述第一氮化硅层和所述第二氮化硅层分别在第一浮栅和第二浮栅并排布置的方向上未覆盖第一浮栅和第二浮栅的长度不大于200A。
全文摘要
本发明的分栅式闪存制造方法包括在半导体衬底上布置间隔设置的源极区域和漏极区域；在半导体衬底上布置第一多晶硅层；在第一多晶硅层上布置第二多晶硅层；刻蚀第二多晶硅层以形成第一控制栅和第二控制栅；在第一控制栅和第二控制栅上分别并排地布置有第一氮化硅区、第一隔离区和第二氮化硅区、第二隔离区；在第一隔离区、第二多晶硅层上以及第二隔离区、第二多晶硅层上分别生长第一氮化硅层、第一牺牲层和第二氮化硅层、第二牺牲层；利用第一氮化硅层、第一牺牲层和第二氮化硅层、第二牺牲层作为掩膜刻蚀第一多晶硅层以形成第一浮栅和第二浮栅；去除第一牺牲层和第二牺牲层，从而使第一氮化硅层和第二氮化硅层未完全覆盖第一浮栅和第二浮栅。
文档编号H01L21/8247GK102270608SQ20111025737
公开日2011年12月7日 申请日期2011年9月1日 优先权日2011年9月1日
发明者于世瑞, 张博, 张 雄, 顾靖 申请人:上海宏力半导体制造有限公司