专利名称：功率半导体组件的终端结构及其制作方法
技术领域：
本发明涉及一种功率半导体组件的终端结构及其制作方法，尤其涉及一种具有沟槽的功率半导体组件的终端结构及其制作方法。
背景技术：
功率半导体组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算器中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)与金氧半场效应晶体管 (metal-oxi de-semi conductor field-effect transistor, M0SFET)等组件。由于功率半导体组件是设计用于承受高电压，因此功率半导体组件的主动组件通常会通入高电流。为了避免功率半导体组件产生崩溃或与其它组件产生沟道效应 (channeling effect)，公知功率半导体组件通常会于围绕主动组件的周边区内设置一终端结构(termination structure)，以防止电压崩溃现象发生，并隔离主动组件的作动对外部的组件的影响。公知终端结构包括区域硅氧化(local oxidation ofsilicon ；L0C0S)隔离结构、电场平板(field plate)结构与防护环(guard ring)等防护结构。请参考图1，图1为公知以场氧化层作为终止结构的功率半导体组件示意图。如图 1所示，半导体基底10包括一 N型基材12与一设于N型基材12上的N型外延层14，且半导体基底10定义有一主动区16与一周边区18。主动区16内的N型外延层14具有复数个沟槽20，且栅极氧化层22与多晶硅层M分别形成于各沟槽20内。此外，场氧化层(field oxide, FOX) 26是形成于周边区18的N型外延层14上，且为了减缓电场崩溃，位于场氧化层26下方的N型外延层14掺杂有P型掺杂区观。并且，形成于N型外延层14上的阳极 30延伸至场氧化层沈上，以改变P型掺杂区观与N型外延层14间的耗尽区，进而减缓主动区16的高电场。请参考图2，图2为习知防护环结构示意图。如图2所示，N型外延层50上掺杂有复数个P型掺杂区52，其中各P型掺杂区52是呈一环状结构，并依序环绕于主动区(图未示)的外围。习知功率半导体组件可通过各P型掺杂区52与N型外延层50所产生的耗尽区来减缓电场强度。然而，由于习知终端结构于尺寸上一般需具有20微米以上的宽度，才能有效减缓高电场，不过随着组件尺寸的缩小化，终端结构的宽度亦会限制功率半导体组件的尺寸。此夕卜，形成习知终端结构皆须额外于N型外延层中形成P型掺杂区，以利用耗尽区来减缓功率半导体组件的高电场，但于制作习知终端结构时需一光罩，来进行P型离子注入工艺，因而使生产成本无法进一步降低。有鉴于此，需要一种新颖的功率半导体组件的终端结构及其制作方法，以缩小功率半导体组件的终端结构，并降低光罩的使用数量
发明内容
本发明的主要目的之一在于提供一种功率半导体组件的终端结构及其制作方法， 以缩小功率半导体组件的终端结构，并降低光罩的使用数量。为达上述的目的，本发明提供一种功率半导体组件的终端结构。功率半导体组件具有一主动区以及一终端区，且终端区围绕主动区，而终端结构设于终端区内。终端结构包括一半导体基底、一绝缘层以及一金属层。半导体基底具有一第一导电类型以及位于终端区内的一沟槽。绝缘层部分填充于沟槽并覆盖于半导体基底上，且绝缘层的上表面具有一凹洞。金属层设于绝缘层上，且填满凹洞。为达上述的目的，本发明另提供一种功率半导体组件的终端结构。功率半导体组件具有一主动区以及一终端区，且终端区围绕主动区，而终端结构设于终端区内。终端结构包括一半导体基底、一绝缘层以及一金属层。半导体基底具有一导电类型以及一沟槽。绝缘层填满沟槽并覆盖于半导体基底上，且金属层设于绝缘层上。金属层包括一接触插塞，贯穿绝缘层。为达上述的目的，本发明又提供一种功率半导体组件的终端结构。功率半导体组件具有一主动区以及一终端区，且终端区围绕主动区，而终端结构设于终端区内。终端结构包括一半导体基底以及一绝缘层。半导体基底具有一第一导电类型以及一沟槽，且绝缘层填满沟槽并覆盖于半导体基底上。为达上述的目的，本发明提供一种功率半导体组件的制作方法。首先，提供一半导体基底，半导体基底具有至少一第一沟槽以及一第二沟槽，且半导体基底定义有一主动区以及一终端区，而第一沟槽位于主动区内，第二沟槽位于终端区内，其中半导体基底具有一第一导电类型。接着，于第一沟槽内形成一栅极结构，其中栅极结构包括一第一绝缘层与一栅极导电层。然后，于半导体基底上覆盖一第二绝缘层，且第二绝缘层填满第一沟槽，并填充于第二沟槽内。之后，移除位于第一沟槽与第二沟槽外的第一绝缘层与第二绝缘层，以暴露出部分半导体基底。随后，于所暴露出的半导体基底内形成一基体掺杂区以及一源极掺杂区，其中基体掺杂区具有一第二导电类型，且源极掺杂区位于基体掺杂区内，并具有第一导电类型。接着，于半导体基底上覆盖一层间介电层。然后，于层间介电层上形成一源极金属层与一栅极金属层，使源极金属层电性连接源极掺杂区，且栅极金属层电性连接栅极导电层。本发明仅使用三道光罩即可完成功率半导体组件，可有效地缩减光罩使用数量， 并且所制作出终端结构的沟槽仅具有介于2微米至20微米之间的宽度，更可有效缩减功率半导体组件的尺寸。
图1为习知以场氧化层作为终止结构的功率半导体组件示意图。图2为习知防护环结构示意图。图3为本发明第一实施例功率半导体组件的上视示意图。图4至图12绘示了本发明第一实施例功率半导体组件的制作方法示意图。图13至图15为本发明第一实施例位于第二沟槽内的第二绝缘层的其它实施态样。图16为沿着图3的剖视线BB’的剖视示意图。
图17为本发明第二实施例功率半导体组件的上视示意图。图18为沿着图17的剖视线CC’的剖视示意图。图19为本发明第三实施例功率半导体组件的上视示意图。图20为沿着图19的剖视线DD’的剖视示意图。图21为本发明第四实施例功率半导体组件的上视示意图。图22为沿着图21的剖视线EE’的剖视示意图。图23为本发明第五实施例功率半导体组件的终端结构的剖视示意图。其中，附图标记说明如下10 半导体基底 12 N型基材14 N型外延层 16 主动区18 终端区20 沟槽22 栅极氧化层 24 多晶硅层26 场氧化层28 P型掺杂区30 阳极50 N型外延层52 P型掺杂区 100 功率半导体组件102 半导体基底 104 主动区106 终端区108 第一区域110 第二区域112 第一沟槽114 第二沟槽116 栅极金属层118 源极金属层120 漏极金属层122 第一接触插塞 124 第二接触插塞126 第三接触插塞 128 基材130 外延层132 图案化光阻层134 第一绝缘层136 导电层138 栅极导电层140 栅极结构142 第二绝缘层144 基体掺杂区146 源极掺杂区148 层间介电层150 第一接触洞152 第二接触洞154 凹洞156 接触掺杂区158 图案化金属层 160 晶体管组件162 终端结构
具体实施例方式请参考图3，图3为本发明第一实施例功率半导体组件的上视示意图。如图3所示，本实施例功率半导体组件100的半导体基底102上定义有一主动区104以及一终端区 106，其中终端区106围绕主动区104，且主动区104包括一第一区域108以及一第二区域 110。并且，半导体基底102具有一第一沟槽112以及围绕第一沟槽112的一第二沟槽114， 其中第一沟槽112位于主动区104内，且从第一区域108延伸至第二区域110中，而第二沟槽114位于终端区106内。此外，第一沟槽112是作为组件沟槽(Cell Trench)以容纳栅极结构，而第二沟槽114是作为终端沟槽(Termination Trench)以容纳终端结构。再者， 主动区104的半导体基底102上设置有一栅极金属层116与一源极金属层118，且栅极金属层116位于第一区域108内，而源极金属层118位于第二区域110内，使栅极金属层116与源极金属层118分别与第一沟槽112部分重迭。终端区106的半导体基底102上设置有一漏极金属层120，且漏极金属层120重迭于第二沟槽114，并围绕栅极金属层116与源极金属层118。第二区域110的半导体基底102上设有复数个第一接触插塞122，且终端区106 的半导体基底102上设置有一第二接触插塞124，用以电性连接漏极金属层120与半导体基底102。另外，第一区域108的第一沟槽112上设置有复数个第三接触插塞126，用以电性连接栅极金属层116与栅极结构。值得注意的是，第二沟槽114的宽度大于第一沟槽112。 例如，第二沟槽114的宽度约略为第一沟槽112的宽度的5至20倍。于本实施例中，第二沟槽114的宽度约略介于2微米至20微米之间，且第二区域110内的第一沟槽112的宽度约略介于0. 18微米至0. 8微米。此外，本实施例第一区域108内的第一沟槽112具有大于第二区域110内的第一沟槽112的宽度，且大体上约略介于0. 6微米至1. 2微米，但不以此为限。于本发明的其它实施例中，第一区域108的第一沟槽112的宽度亦可与第二区域110 的第一沟槽112的宽度相同，但不限于此。请参考图4至图12，图4至图12绘示了本发明第一实施例功率半导体组件的制作方法示意图，其中图4至图12以沿着图3的剖视线AA’所绘示的剖视示意图来说明本实施例的制作方法。如图4所示，首先提供半导体基底102，其中半导体基底102包括一基材 128与一外延层130，且半导体基底102具有一第一导电类型。于本实施例中，第一导电类型为N型，但不限于此。然后，利用一第一光罩于N型外延层130上形成一图案化光阻层132， 以作为一硬式掩膜(hard mask)，其中图案化光阻层132的材质可为氧化物、氧化物与氮化物的堆栈或其它可作为硬式掩膜的材质。随后，以图案化光阻层132为掩膜，刻蚀N型外延层130，以于N型外延层130中形成第一沟槽112以及第二沟槽114。值得说明的是，由于第二沟槽114的宽度大于第一沟槽112的宽度，使刻蚀第二沟槽114的速率较刻蚀第一沟槽112的速率快，因此第二沟槽114的深度较第一沟槽112的深度深，并且本实施例的第一沟槽112与第二沟槽114并未深及N型基材128，但本发明不限于此。本发明第二沟槽114 的深度亦可深及N型基材128，而第一沟槽112则未深及N型基材128。更明确的说，本发明可调整刻蚀时间或其它参数来达到一预定的刻蚀深度，并利用刻蚀第二沟槽114的速率大于刻蚀第一沟槽112的速率的条件，在第一沟槽112未触及N型基材1 时，使第二沟槽 114贯穿N型外延层130并延伸至N型基材128。如图5所示，接着移除图案化光阻层132。然后，于N型外延层130上全面性地形成一第一绝缘层134，其中第一绝缘层134覆盖第一沟槽112与第二沟槽114的表面。第一绝缘层134的材质可为例如氧化物或氮化物等绝缘材质，并且形成第一绝缘层134的工 S ^1 ,ft. (thermal oxidation)工"2、U学气t匿 禾只(chemical vapor deposition, CVD)工艺或高密度等离子(High density plasma, HDP)化学气相沉积工艺，但不限于此。 并且，本实施例于形成第一绝缘层134之前，可选择性对N型外延层130进行一表面处理工艺，例如高温回火工艺，使位于转角处的N型外延层130得以圆滑化。如此一来，可避免形成于N型外延层130上的第一绝缘层134与后续所形成的栅极导电层138具有尖端结构， 并可提升转角处的第一绝缘层134的崩溃电压。本实施例的第一绝缘层134的厚度可约略介于0.1微米至3微米之间。如图6所示，然后，进行一沉积工艺，于第一绝缘层134上覆盖一导电层136，其中导电层136填满第一沟槽112且部分填充于第二沟槽114内。值得注意的是，由于第一沟槽112与第二沟槽114的宽度的不同，故可不需使用额外的光罩，便能达到填满第一沟槽 112且部分填充于第二沟槽114的效果。于本实施例中，导电层136的材质可为例如多晶硅等导电材质。于本发明的其它实施例中，于进行沉积工艺时，亦可选择性同时于同一反应室 (in-situ)中通入磷化氢(phosphine)，使所形成的导电层136得以具有低阻抗。另外，于本发明其它实施例中，于沉积工艺之后，亦可选择性进行一离子注入工艺以及一回火工艺， 以降低导电层136的阻抗。或者，于沉积工艺之后，通入三氯氧磷(P0C13)，以降低导电层 136的阻抗。如图7所示，接着，对导电层136进行一全面性的等向性刻蚀工艺，以移除位于第一沟槽112与第二沟槽114外的导电层136，并且位于第二沟槽114内的导电层136亦会同时被移除，因而仅于第一沟槽112内形成栅极导电层138，其中栅极导电层138是作为功率半导体组件100的一栅极，且第一沟槽112内的栅极导电层138与第一绝缘层134构成一栅极结构140。于本实施例中，等向性刻蚀工艺可选择对氧化物与多晶硅具有高刻蚀选择比的刻蚀材料，例如以氯与氟的混合物或氟所形成的等离子，来移除由多晶硅所构成的导电层136，且保留第一绝缘层134，但本发明并不限于上述刻蚀材料。或者，本发明的刻蚀工艺对氧化物与多晶硅具有高刻蚀选择比亦可通过调节工艺参数来达成。值得说明的是，本发明不需使用额外的光罩即可于同一道刻蚀工艺中移除第一沟槽112内的导电层136，并留下位于第二沟槽114内的部分导电层136。此外，本发明于刻蚀导电层136之后亦可选择性进行一氧化工艺，以完全氧化残留于第二沟槽114内的导电层136。如图8所示，然后，于第一绝缘层134以及栅极导电层138上形成一第二绝缘层 142，其中第二绝缘层142填满第一沟槽112与第二沟槽114。于本实施例中，第二绝缘层 142可利用一高密度等离子沉积工艺沉积而成，使第二绝缘层142具有倾斜侧壁。此外，第二绝缘层142的材质可为氧化物、硼磷硅玻璃(BPSG)、氧化物与硼磷硅玻璃的组合、四乙基氧硅烷(TE0Q或四乙基氧硅烷与高密度等离子氧化物的组合。值得注意的是，利用不同材质来形成第二绝缘层142，会使填入第二沟槽114内的第二绝缘层142具有不同的轮廓，并且本发明的第二绝缘层142不限于填满第二沟槽114。请参考图13至图15，图13至图15 为本发明第一实施例功率半导体组件位于第二沟槽内的第二绝缘层的其它实施态样。如图 13所示，本发明的第二绝缘层142可仅部分填充于第二沟槽114内。如图14所示，当本发明第二绝缘层142的材质为硼磷硅玻璃，并且于形成第二绝缘层142的步骤中同时加热第二绝缘层142，使其流动，以填入第二沟槽114内，且第二绝缘层142可具有较圆滑的表面。 如图15所示，当本发明第二绝缘层的材质为四乙基氧硅烷(TEOS)或四乙基氧硅烷与高密度等离子氧化物的组合时，第二绝缘层142可具有一致的厚度。接下来，如图9所示，进行一化学机械研磨工艺，移除位于第一沟槽112与第二沟槽114外的第一绝缘层134与第二绝缘层142，以暴露出部分N型外延层130，而仅于第一沟槽112与第二沟槽114内留下第一绝缘层134与第二绝缘层142。但本发明不限于此，而亦可利用一光刻工艺，将位于第一沟槽112与第二沟槽114外的第一绝缘层134与第二绝缘层142移除，且本发明不以此为限。
如图10所示，然后，于所暴露出的N型外延层130内形成一基体掺杂区144与位于基体掺杂区144内的一源极掺杂区146，其中基体掺杂区144具有与第一导电类型不同的一第二导电类型，且源极掺杂区146具有第一导电类型，并作为功率半导体组件100的一源极。位于基体掺杂区144下方的N型外延层130则作为功率半导体组件100的一漏极。 于本实施例中，第二导电类型为P型，但不以此为限。P型基体掺杂区144与N型源极掺杂区146的形成方式可以分别利用一离子注入工艺，先于N型外延层130内掺杂P型离子与N 型离子，然后再进行一热驱入工艺，使所形成的P型基体掺杂区144与N型源极掺杂区146 达到预定接面，且使N型源极掺杂区146位于P型基体掺杂区144上，但不以此为限。本发明亦可分开形成P型基体掺杂区144与N型源极掺杂区146，亦即于P型离子注入工艺之后，先进行热驱入工艺，再进行N型离子注入工艺，最后再进行另一热驱入工艺。值得注意的是，本实施例并未使用额外的光罩，便于N型外延层130中全面性地形成P型基体掺杂区 144与N型源极掺杂区146。不过，本发明亦可利用光刻工艺来制作作为掩膜的光阻层，以用于注入P型离子与N型离子，但不限于此。如图11所示，接着，于N型外延层130上全面性地覆盖一层间介电层148。于本实施例中，层间介电层148可以利用一高密度等离子工艺或一化学气相沉积工艺沉积而成， 且其材质可以为氧化物、硼磷硅玻璃、氧化物与硼磷硅玻璃的组合或其它绝缘材质。随后， 利用一第二光罩，于第一区域108的层间介电层148、第二绝缘层142与N型源极掺杂区146 中形成至少一第一接触洞150、于终端区106的层间介电层148、第二绝缘层142与N型源极掺杂区146中形成一第二接触洞152、于第二区域110的层间介电层148与第二绝缘层 142中形成至少一第三接触洞(未示于图11)以及于第二沟槽114上的层间介电层148上形成一凹洞154，其中第一接触洞150与第二接触洞152暴露出N型源极掺杂区146与P型基体掺杂区144，且第三接触洞暴露出栅极导电层138。然后，进行一 P型离子注入工艺，于所暴露的各部分P型基体掺杂区144内形成一接触掺杂区156，其中接触掺杂区156具有第二导电类型。值得注意的是，本实施例形成第一接触洞150、第二接触洞152、第三接触洞与凹洞154的步骤可先利用第二光罩，形成一图案化光阻层，然后进行氧化物的刻蚀工艺， 并选择对氧化物与硅具有高刻蚀选择比的刻蚀材料，以仅刻蚀由氧化物构成的层间介电层 148，因此当暴露出N型源极掺杂区146时，即会减缓对N型源极掺杂区146的刻蚀。此时， 凹洞154已被形成，且凹洞巧4的底部与N型源极掺杂区146的表面约略具有相同高度。但本发明不限于使用对氧化物与硅具有高刻蚀选择比的刻蚀材料，而本发明所使用的刻蚀材料亦可对氧化物与硅不具有高刻蚀选择比，使所形成的凹洞154的底部约略低于N型源极掺杂区146的表面，且使第一接触洞150与第二接触洞152不曝露出P型基体掺杂区144。 接着，进行硅的刻蚀工艺，以选择仅刻蚀由硅构成的N型源极掺杂区146，进而形成第一接触洞150、第二接触洞152与第三接触洞，并暴露出P型基体掺杂区144。因此，凹洞154的一底部位于P型基体掺杂区144与N型源极掺杂区146间的一界面的上方。于其它实施例中，本发明可于覆盖层间介电层148之后，选择性加热层间介电层 148使其流动，以填满第二沟槽114，并形成较平坦的表面，但不限于此。本发明的层间介电层114亦可仅部分填充于第二沟槽114内。如图12所示，之后，形成一金属层(图未示)，再利用一第三光罩，进行一光刻工艺，于层间介电层148上形成一图案化金属层158。图案化金属层158的材质可以是钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)、铝硅铜合金(Al-Si-Cu)等，但不以此为限。 其中，图案化金属层158包括一源极金属层118、一栅极金属层116以及一漏极金属层120， 并且图案化金属层158填满第一接触洞150、第二接触洞152、第三接触洞与凹洞154。源极金属层118填满第一接触洞150，以于第一接触洞150中形成第一接触插塞122。漏极金属层120填满第二接触洞152与凹洞154，以于第二接触洞152中形成第二接触插塞124。栅极金属层116填满第三接触洞，以于第三接触洞中形成第三接触插塞126。其中，第一接触插塞122电性连接源极金属层118与N型源极掺杂区146、第二接触插塞124电性连接漏极金属层120与作为功率半导体组件100的漏极的N型外延层130以及第三接触插塞126 电性连接栅极金属层116与栅极导电层138。至此已完成本实施例的功率半导体组件100。 值得注意的是，本实施例仅使用三道光罩即可完成功率半导体组件100，有效地缩减光罩使用数量，进而降低生产成本。为了清楚说明本实施例的功率半导体组件的结构，请参考图16，且一并参考图3 与图12，图16为沿着图3的剖视线BB’的剖视示意图，且图12为沿着图3的剖视线AA’的剖视示意图。如图3、图12与图16所示，功率半导体组件100包括至少一晶体管组件160 以及一终端结构162。其中，晶体管组件160可由位于第二区域110中的栅极结构140、P型基体掺杂区144、N型源极掺杂区146以及N型外延层130所构成，且N型源极掺杂区146 通过第一接触插塞122电性连接至源极金属层118，而栅极导电层138通过第一沟槽112延伸至第一区域108中，并通过第三接触插塞126电性连接至栅极金属层116。本实施例的终端结构162位于终端区106内，并围绕晶体管组件160。终端结构162包括具有第二沟槽 114的半导体基底102、一绝缘层以及一金属层，其中绝缘层是由第一绝缘层134、第二绝缘层142以及层间介电层148所构成，且部分填充于第二沟槽114并覆盖于半导体基底102 上。并且，绝缘层的上表面具有凹洞154，而设于绝缘层上的金属层填满凹洞154。于本实施例中，金属层为漏极金属层120，另通过第二接触插塞124电性连接至终端区106的P型基体掺杂区144。借此，本实施例可通过于第二沟槽114内填入绝缘层，并于绝缘层上设置漏极金属层120，来避免位于第二沟槽114内侧的晶体管组件160所产生的高电场穿透至第二沟槽114的外侧。值得注意的是，由于形成于N型外延层130与P型基体掺杂区144之间的耗尽区会产生高电场，而本实施例的第二沟槽114仅需2微米至20微米的宽度即可阻隔耗尽区的高电场穿透至第二沟槽114外侧，因此可避免电压崩溃效应的产生，而更可有效缩减功率半导体组件100的尺寸。本发明功率半导体组件的终端结构可以具有不同于第一较佳实施例的结构设计， 以下将进一步说明其它实施例与第一实施例的差异，其它实施例相同于第一实施例的部分在此不再赘述，且其它实施例的组件与第一实施例的组件使用相同标号。请参考图17与图 18，图17为本发明第二实施例功率半导体组件的上视示意图，且图18为沿着图17的剖视线CC’的剖视示意图。如图17与图18所示，相较于第一实施例，本实施例终端结构162位于终端区106的层间介电层148并未具有凹洞，且终端区106的层间介电层148与N型源极掺杂区146仅具有一第二接触洞152，而漏极金属层120仅填满第二接触洞152，并设于层间介电层148上。于本实施例中，第二沟槽114贯穿N型外延层130并延伸至N型基材 128。请参考图19与图20，图19为本发明第三实施例功率半导体组件的上视示意图，且图20为沿着图19的剖视线DD’的剖视示意图。如图19与图20所示，相较于第一实施例， 本实施例终端结构162的半导体基底102上并未设置漏极金属层，且金属层为源极金属层 118延伸至终端区106的半导体基底102上的一部份，并围绕栅极金属层116，因此金属层电性连接至功率半导体组件100的一源极。并且，源极金属层118填满第二绝缘层142上的凹洞154，以提供一电场至终端区106的半导体基底102，以阻隔高电场的穿透，且避免产生电压崩溃效应。于本实施例中，凹洞154的底部位于N型源极掺杂区146的上表面与P 型基体掺杂区144以及N型源极掺杂区146间的接口之间，使填入凹洞154的栅极金属层 116对半导体基底102提供较高的电场，以有效避免电压崩溃效应。请参考图21与图22，图21为本发明第四实施例功率半导体组件的上视示意图，且图22为沿着图21的剖视线EE’的剖视示意图。如图21与图22所示，相较于第一实施例， 本实施例终端结构162的半导体基底102上并未设置漏极金属层，且金属层为栅极金属层 116延伸至终端区106的半导体基底102上的一部份，并围绕源极金属层118，因此金属层电性连接至功率半导体组件100的一栅极。并且，栅极金属层116填满第二绝缘层142上的凹洞154，以提供一电场至终端区106的半导体基底102，以阻隔高电场的穿透，且避免产生电压崩溃效应。于本实施例中，凹洞154的底部亦位于N型源极掺杂区146的上表面与P 型基体掺杂区144以及N型源极掺杂区146间的接口之间，使填入凹洞154的源极金属层 118对半导体基底102提供较高的电场，以有效避免电压崩溃效应。请参考图23，图23为本发明第五实施例功率半导体组件的终端结构的剖视示意图。如图23所示，相较于第一实施例，本实施例的终端结构162仅于第二沟槽114内填入第一绝缘层134与第二绝缘层142，且于半导体基底102上覆盖层间介电层148，而未于终端区106的层间介电层148上形成金属层。综上所述，本发明仅使用三道光罩即可完成功率半导体组件，可有效地缩减光罩使用数量，进而降低生产成本，并且所制作出终端结构的沟槽仅具有介于2微米至20微米之间的宽度，更可有效缩减功率半导体组件的尺寸。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种功率半导体组件的终端结构，该功率半导体组件具有一主动区以及一终端区， 且该终端区围绕该主动区，而该终端结构设于该终端区内，其特征在于，该终端结构包括一半导体基底，具有一第一导电类型以及位于该终端区内的一沟槽；一绝缘层，部分填充于该沟槽并覆盖于该半导体基底上，且该绝缘层的上表面具有一凹洞；以及一金属层，设于该绝缘层上，且填满该凹洞。
2.如权利要求1所述的终端结构，其特征在于，还包括一第一掺杂区，设于该终端区的该半导体基底内，且该第一掺杂区具有一第二导电类型；以及一第二掺杂区，设于该第一掺杂区内，且该第二掺杂区具有该第一导电类型。
3.如权利要求2所述的终端结构，其特征在于，该金属层包括一接触插塞，贯穿该绝缘层以及该第二掺杂区，以电连接该第一掺杂区。
4.如权利要求2所述的终端结构，其特征在于，还包括一接触掺杂区，设于该第一掺杂区内，并与该第二掺杂区相接触，且该接触掺杂区具有该第二导电类型。
5.如权利要求1所述的终端结构，其特征在于，该金属层电连接至该功率半导体组件的一漏极。
6.如权利要求1所述的终端结构，其特征在于，该金属层电连接至该功率半导体组件的一源极。
7.如权利要求1所述的终端结构，其特征在于，该金属层电连接至该功率半导体组件的一栅极。
8.如权利要求1所述的终端结构，其特征在于，该凹洞的一底部位于该第一掺杂区与第二掺杂区间的一界面的上方。
9.如权利要求1所述的终端结构，其特征在于，该沟槽的一宽度约略介于2微米至20 微米之间。
10.如权利要求1所述的终端结构，其特征在于，该半导体基底包括一基材；以及一外延层，设于该基材上，且该沟槽贯穿该外延层并延伸至该基材。
11.一种功率半导体组件的终端结构，该功率半导体组件具有一主动区以及一终端区，且该终端区围绕该主动区，而该终端结构设于该终端区内，其特征在于，该终端结构包括一半导体基底，具有一导电类型以及一沟槽；一绝缘层，填满该沟槽并覆盖于该半导体基底上；以及一金属层，设于该绝缘层上，且该金属层包括一接触插塞，贯穿该绝缘层。
12.—种功率半导体组件的终端结构，该功率半导体组件具有一主动区以及一终端区， 且该终端区围绕该主动区，而该终端结构设于该终端区内，其特征在于，该终端结构包括一半导体基底，具有一第一导电类型以及一沟槽；以及一绝缘层，填满该沟槽并覆盖于该半导体基底上。
13.一种功率半导体组件的制作方法，其特征在于，包括提供一半导体基底，该半导体基底具有至少一第一沟槽以及一第二沟槽，且该半导体基底定义有一主动区以及一终端区，而该第一沟槽位于该主动区内，该第二沟槽位于该终端区内，其中该半导体基底具有一第一导电类型；于该第一沟槽内形成一栅极结构，其中该栅极结构包括一第一绝缘层与一栅极导电层；于该半导体基底上覆盖一第二绝缘层，且该第二绝缘层填满该第一沟槽，并填充于该第二沟槽内；移除位于该第一沟槽与该第二沟槽外的该第一绝缘层与该第二绝缘层，以暴露出部分该半导体基底；于所暴露出的该半导体基底内形成一基体掺杂区以及一源极掺杂区，其中该基体掺杂区具有一第二导电类型，且该源极掺杂区位于该基体掺杂区内，并具有该第一导电类型； 于该半导体基底上覆盖一层间介电层；以及于该层间介电层上形成一源极金属层与一栅极金属层，使该源极金属层电连接该源极掺杂区，且该栅极金属层电连接该栅极导电层。
14.如权利要求13所述的功率半导体组件的制作方法，其特征在于，形成该栅极结构的步骤包括于该半导体基底上覆盖一第一绝缘层，且该第一绝缘层覆盖该第一沟槽与该第二沟槽的表面；以及于该第二沟槽内填入一栅极导电层。
15.如权利要求14所述的功率半导体组件的制作方法，其特征在于，填入该栅极导电层的步骤包括于该第一绝缘层上沉积一导电层，该导电层填满该第一沟槽，且部分填充该第二沟槽； 以及进行一等向性刻蚀工艺，移除位于该第一沟槽外的该导电层，以于该第一沟槽内填入该栅极导电层。
16.如权利要求13所述的功率半导体组件的制作方法，其特征在于，该第一沟槽的宽度大于该第二沟槽的宽度约略5至20倍。
17.如权利要求13所述的功率半导体组件的制作方法，其特征在于，该第二绝缘层填满该第二沟槽。
18.如权利要求13所述的功率半导体组件的制作方法，其特征在于，形成该第二绝缘层的步骤是利用一高密度等离子化学气相沉积工艺。
19.如权利要求13所述的功率半导体组件的制作方法，其特征在于，形成该第二绝缘层的材料包括氧化物、硼磷硅玻璃、四乙基氧硅烷或氧化物与四乙基氧硅烷的组合。
20.如权利要求13所述的功率半导体组件的制作方法，其特征在于，移除位于该第一沟槽与该第二沟槽外的该第一绝缘层与该第二绝缘层的步骤包括一化学机械研磨工艺或一光刻工艺。
21.如权利要求13所述的功率半导体组件的制作方法，其特征在于，于形成该层间介电层的步骤后，该方法还包括于该主动区的该层间介电层与该源极掺杂区中形成至少一第一接触洞，以及于该终端区的该层间介电层与该源极掺杂区中形成一第二接触洞。
22.如权利要求21所述的功率半导体组件的制作方法，其特征在于，形成该第一接触洞与该第二接触洞的步骤还包括于该第二沟槽上的该层间介电层形成一凹洞。
23.如权利要求22所述的功率半导体组件的制作方法，其特征在于，还包括于该终端区的该层间介电层上形成一漏极金属层，且该漏极金属层填满该第二接触洞与该凹洞。
24.如权利要求21所述的功率半导体组件的制作方法，其特征在于，于形成该第一接触洞与该第二接触洞的步骤后，该方法还包括进行具有该第二导电类型的一离子注入工艺，于该第一接触洞与该第二接触洞所暴露出的该基体掺杂区内分别形成一接触掺杂区。
25.如权利要求21所述的功率半导体组件的制作方法，其特征在于，该源极金属层填满该第一接触洞。
26.如权利要求21所述的功率半导体组件的制作方法，其特征在于，还包括于该终端区的该层间介电层上形成一漏极金属层，且该漏极金属层填满该第二接触洞。
全文摘要
本发明公开了一种功率半导体组件的终端结构及其制作方法。功率半导体组件具有一主动区以及一终端区，且终端区围绕主动区，而终端结构设于终端区内。终端结构包括一半导体基底、一绝缘层以及一金属层。半导体基底具有位于终端区内的一沟槽。绝缘层部分填充于沟槽并覆盖于半导体基底上，且绝缘层的上表面具有一凹洞。金属层设于绝缘层上，且填满凹洞。
文档编号H01L23/58GK102468276SQ201110272130
公开日2012年5月23日 申请日期2011年9月13日 优先权日2010年11月4日
发明者戴嵩山, 蔡宏圣 申请人:大中积体电路股份有限公司