带有集成二极管的自对准沟槽mosfet的制作方法

专利名称：带有集成二极管的自对准沟槽mosfet的制作方法
技术领域：
本发明主要涉及沟槽MOSFET器件，更确切的说是涉及带有集成肖特基二极管的自对准沟槽MOSFET器件的制备方法。
背景技术：
当今的许多电路设计对于开关性能和导通状态电阻等器件性能参数方面，具有严格的要求。沟槽功率金属氧化物半导体场效应管(MOSFET)器件常用于这种电路。现有的制备沟槽MOSFET的技术都非常复杂和昂贵，在制备时通常需要6个或更多个掩膜。图1表示传统的沟槽MOSFET器件100的剖面图。如图1所示，沟槽102形成在半导体晶圆104中，晶圆104含有一个硅衬底。作为示例，硅衬底含有一个外延层108，外延层108形成在一个重掺杂的底部衬底层(图中没有表示出)上。本体区106形成在外延层 108的顶部。源极区110形成在本体区106的顶部。用多晶硅填充沟槽，使栅极电极101形成在沟槽102中。通过氧化层114，栅极电极101与硅绝缘。金属112形成在晶圆104的顶部。在该器件中，在源极区110的顶面下，栅极电极101的顶部凹陷，源极区110需要很深的结点、很大的源极接触区(可能较小的台面结构)，并且由于对齐问题，它不能与沟槽接头(即沟槽到源极和本体区的接头)兼容。图2表示另一种传统的沟槽MOSFET器件200的剖面图。器件200的结构与器件 100类似，包括形成在含有硅衬底的半导体晶圆204中。作为示例，硅衬底可以含有一个外延层208，形成在重掺杂的底部衬底层(图中没有表示出)上。本体区206形成在外延层 208的顶部。源极区210形成在本体区206的顶部。形成在沟槽202中的栅极电极201为多晶硅竖起(PSU)型，氧化物214使它与硅晶圆204绝缘。PSU栅极电极201的顶部附近为氧化物垫片207，氧化物垫片207形成在半导体晶圆204的顶面上。金属212形成在晶圆 204上方。在该器件中，栅极电极201在源极区210的顶面上延伸。由于氧化物垫片207， 这种类型的器件具有很浅的结点、较大的晶胞间距(例如0. 2微米至0. 3微米)，但是却能与沟槽接头兼容。然而，这会带来工艺控制问题，例如控制栅极电极201和金属212的顶角之间的厚度以及薄氧化物的完整性。图3表示另一种传统的沟槽MOSFET器件300的剖面图。如图3所示，栅极沟槽 302和接触沟槽303形成在半导体晶圆304中，半导体晶圆304含有一个半导体衬底，半导体衬底含有形成在重掺杂的底部衬底层(图中没有表示出)上的一个外延层308。本体区 306形成在外延层308的顶部。源极区310形成在本体区306的顶部。金属312形成在晶圆304顶部。栅极电极301通过氧化层314，与硅晶圆304和金属312绝缘。然而，利用同一个掩膜，最初在一个单独的步骤中形成栅极沟槽302和接触沟槽303 ；因此，利用额外的掩膜在后续工艺中，保护接触或栅极沟槽，使接触沟槽和栅极沟槽有所区别。该工艺虽然可以避免对准问题，但是与制备接触沟槽的自对准方法相比，还需要一个额外的掩膜。美国专利号7，767，526提出了这种工艺，下文还将详细介绍。特此引用美国专利号7，767，526，以作参考。
美国专利号6，916，745提出了制备含有自对准配件的沟槽MOSFET的一种方法。在这种方法中，硅层的一部分被除去了，形成沟槽的中间部分以及沟槽的外部，从硅层的裸露表面区域开始，延伸到硅层中。沟槽的中间部分在硅层中延伸得比在沟槽的外部延伸得更深。用多晶硅填充沟槽，并回刻多晶硅，形成栅极电极，使多晶硅部分填充沟槽外部下面的沟槽。美国专利号5，801，417提出了一种凹陷的栅极功率M0SFET，形成在含有P-本体层、N-漏极层和对于IGBT可选的P+层的衬底上。首先，将形成在衬底上的沟槽保护层形成图案，使裸露的区域设置成条纹或矩形以及被保护的区域。带有内表面的预设厚度的侧壁垫片接触受保护的层侧壁。第一沟槽形成在衬底区域中，侧壁对准到侧壁垫片的外表面，深度方面穿过P-本体层，至少延伸到预设深度。栅极氧化物形成在沟槽壁上，栅极多晶硅再次填充沟槽到衬底上表面附近的水平上。侧壁垫片之间的氧化物覆盖了多晶硅。然后，保护层使垫片内表面之间的上部衬底表面裸露出来，除去这部分保护层。对这个区域进行掺杂，在本体层上方形成一个源极层，然后形成第二沟槽，其侧壁对准到垫片的内表面。第二沟槽定义了垂直方向的源极和本体层，它们沿栅极氧化层堆栈，以便在第二沟槽的对边上形成垂直通道。源极和本体层具有横向厚度，由侧壁垫片的内、外表面的预设间距来确定。 第二沟槽中的源极导线接触N-源极和P-本体层、以及在第二沟槽基极的增强型P+区。美国专利号7，390，717提出了一种沟槽型功率半导体器件的制备工艺，包括在半导体表面上制备内部垫片。将垫片作为掩膜，在半导体本体中制备带有栅极的沟槽。除去垫片后，在半导体本体中沿沟槽边缘制备源极植入，然后激发。从而在沟槽上方，形成绝缘罩。 然后沿罩的边缘，形成外部垫片。将这些垫片作为掩膜，刻蚀半导体表面，并形成高导电性接触区。然后，除去外部垫片，形成源极和漏极接头。还可选择，不激活源极植入物。更确切地说，是在形成外部垫片之前，进行第二次源极植入。然后形成外部垫片，刻蚀部分第二次源极植入物，激活任意剩余的源极植入物，并形成接触区。栅极电极可以向下凹陷，也可以延伸到半导体表面上。阿尔法&欧米伽半导体公司的美国专利号7，767，5 提出了一种利用复合掩膜制备沟槽栅极MOSFET器件的工艺，复合掩膜包括一个单独的掩膜，预定义栅极沟槽和本体接触沟槽。首先，形成一个初始的硬掩膜层(例如氧化物)，并在半导体衬底的表面上形成图案，为单独的沟槽刻蚀，预定义本体接触沟槽和栅极沟槽的位置。这些预定义的沟槽，在衬底中同时刻蚀到第一预设深度。然后，在硬掩膜上方使用一个栅极沟槽掩膜。栅极沟槽掩膜覆盖了本体接触沟槽，并在栅极沟槽处具有开口。将栅极沟槽(而不是本体接触沟槽) 刻蚀到第二预设深度，并用初始的硬掩膜和栅极沟槽掩膜的组合覆盖其他区域。阿尔法&欧米伽半导体有限公司的美国专利公开号20090242973提出了一种制备垂直功率MOSFET器件的方法，该方法利用带有导电多晶硅垫片的氧化罩技术。该方法包括在N-外延层中制备预设深度的沟槽，在沟槽中形成一个栅极电极，在N-外延层的顶部植入并扩散掺杂物，以形成一个P-本体层和源极区，在栅极电极和源极区的上方制备氧化物， 刻蚀部分氧化物使所选的那部分源极区裸露出来，将未被氧化物覆盖的所选源极区向下刻蚀到P-本体层，并且沿剩余部分的源极区和氧化物的侧壁沉积形成N+掺杂多晶硅垫片。N+ 掺杂多晶硅垫片将接触区增大到源极区。阿尔法&欧米伽半导体公司的美国专利公开号20100032751提出了一种制备垂直功率MOSFET器件的方法，该方法利用带有垫片的多晶硅竖起(PSU)技术。该方法包括在外延层(可以包括本体区)中制备沟槽，在沟槽中形成一个栅极电极(栅极氧化物沉积在栅极电极和外延层之间)，在栅极电极上方制备一个罩状绝缘体，回刻罩状绝缘体周围，使栅极电极与外延层的表面上方相平或突出，在外延层上制备一个多晶硅垫片，自对准到罩状绝缘体，至少将一部分多晶硅垫片的掺杂物扩散到本体层中，以便在多晶硅垫片下形成一个源极区，在本体中植入本体接触区，自对准到多晶硅垫片。

发明内容
本发明的目的是提供带有集成二极管的自对准沟槽M0SFET，制备该沟槽MOSFET 只需利用极少的光致抗蚀剂掩膜。为了实现以上目的，本发明是通过以下技术方案实现的一种自对准的晶体管器件，包括一个掺杂的半导体衬底，具有一个或多个电绝缘的栅极电极形成在衬底中的栅极沟槽中；一个或多个本体区，形成在每个栅极沟槽附近衬底的顶部；一个或多个源极区，以自对准的方式，形成在每个栅极沟槽附近的本体区顶部；一个或多个厚绝缘物部分，形成在衬底顶面上的栅极电极上方，带有相邻的厚绝缘物部分之间的空间；一个或多个金属层，形成在衬底上方的厚绝缘物部分上方，其中穿过厚绝缘物部分之间的空间，所述的金属形成一个到衬底的自对准接头，其中一个集成的二极管形成在所述的自对准接头下方，其中所述的集成的二极管是一个快速回复二极管。其中配置金属、本体区和衬底，使集成二极管成为一个肖特基二极管。其中配置金属、本体区和衬底，使集成二极管成为一个低注入效率的P-N结二极管。其中栅极沟槽还包括一个位于栅极电极下方的屏蔽电极。还包括一个集电极区，其掺杂的导电类型与掺杂衬底相反，其中集电极区形成衬底的一侧，栅极沟槽形成在衬底的另一侧，使该器件成为一个绝缘栅双极晶体管(IGBT)。一种用于制备半导体器件的方法，包括a)在半导体衬底上制备一个硬掩膜结构；b)在硬掩膜结构中形成开口 ；c)在硬掩膜结构中开口的侧壁上形成垫片；d)通过刻蚀衬底的裸露区域，形成栅极沟槽，其中垫片确定栅极沟槽的侧壁；e)在栅极沟槽的侧壁上，制备栅极绝缘物；f)用第一导电材料填充栅极沟槽，回刻第一导电材料，以形成第一导电区，其中导电材料区的顶面凹陷在衬底的顶面下方；g)在a)-f)之前、之中或之后，制备一个或多个源极区以及一个或多个本体区，其中本体区形成在衬底顶部的所选区域，源极区形成在本体区的顶部；并且h)在第一导电材料区上方，制备一个厚绝缘层，所述的厚绝缘层向上展伸至硬掩膜结构；并且
i)将所述的厚绝缘层作为刻蚀掩膜，除去硬掩膜结构，使硬掩膜结构下方的半导体衬底裸露出来。还包括将厚绝缘层作为刻蚀掩膜，通过刻蚀到半导体衬底中，制备源极/本体接触沟槽。其中在所述的除去硬掩膜结构之后，无需制备额外的垫片，就可以制备源极/本体接触沟槽。在f)之前还包括在栅极沟槽中制备第二导电区，使第一导电区稍后形成在栅极沟槽中的第二导电区上方，并且在第一和第二导电区中间形成一个中间电极电介质层。还包括在所述的制备厚绝缘层之前，除去垫片。其中g)是在除去垫片之后进行。其中垫片是由氧化物或氮化物构成。其中硬掩膜结构是由一个三明治结构组成，并且含有一个形成在衬底上的薄氧化层，以及形成在薄氧化层上的两个或多个额外层。其中硬掩膜结构含有一个在薄氧化层上方的多晶硅层以及一个在多晶硅层上方的氮化层。其中硬掩膜结构含有一个氧化物-氮化物-氧化物(ONO)结构。在c)之前还包括穿过硬掩膜结构中所述的开口，刻蚀到半导体衬底中。其中在C)之前，没有穿过硬掩膜结构中所述的开口，刻蚀到半导体衬底中的步
马聚ο还包括j)除去硬掩膜结构后，制备源极金属和栅极金属，其中集成二极管形成在金属和衬底之间的结处。其中步骤j)还包括除去硬掩膜结构后，在衬底上方制备一个金属扩散势垒。其中配置金属、本体区以及衬底，使集成二极管成为一个肖特基二极管。其中配置金属、本体区以及衬底，使集成二极管成为一个低注入效率的P-N结二极管。还包括在衬底的一侧，与形成栅极沟槽的一侧相对的地方，制备一个集电极区，其中集电极区的特点是，掺杂的极性与掺杂衬底相反，从而使半导体器件成为一个绝缘栅双极晶体管(IGBT)。一种用于制备半导体器件的方法，包括在半导体衬底上制备一个具有缝隙的牺牲结构；在牺牲结构所述的缝隙处，在侧壁上制备一个或多个垫片；在垫片之间的半导体衬底中制备沟槽；在沟槽中制备栅极电极，通过栅极绝缘物，与半导体衬底绝缘，其中栅极电极的顶部从半导体衬底的表面凹陷；用厚绝缘物填充剩余的部分沟槽，至少填充到牺牲结构的顶部；除去牺牲结构，保留栅极电极上方的厚绝缘物；并且在之前被牺牲结构覆盖的区域中，形成到衬底的接头，使接头通过覆盖着栅极电极顶部的厚绝缘物，自对准到栅极沟槽。还包括在半导体衬底中，刻蚀接触沟槽，在接触沟槽中形成接头。
还包括在接头下方制备肖特基二极管。还包括在接头下方制备低注入效率的P-N结二极管。还包括在所述的制备垫片之前，在牺牲结构所述的缝隙处，刻蚀到半导体衬底中。其中在所述的制备垫片之前，没有刻蚀到半导体衬底中的步骤。


图1表示一种传统的深多晶硅凹陷沟槽MOSFET的剖面图；图2表示一种传统的多晶硅竖起(PSU)沟槽MOSFET的剖面图；图3表示一种传统的复合掩膜沟槽MOSFET的剖面图；图4表示依据本发明的一个实施例，集成肖特基二极管的自对准沟槽MOSFET的剖面图；图5A-5L表示图4所示类型的自对准沟槽MOSFET的制备步骤的剖面图；图6A-6B表示依据本发明的另一个实施例，集成肖特基二极管的自对准沟槽 MOSFET的剖面图；图7A-7B表示依据本发明的另一个实施例，集成肖特基二极管的自对准沟槽 MOSFET的剖面图；图8Α- (表示依据本发明的另一个实施例，集成肖特基二极管的自对准屏蔽栅极沟槽MOSFET的制备步骤的剖面图8Y-8Z表示图所示器件的可选实施例；图9A-9Z表示依据本发明的另一个实施例，集成肖特基二极管的自对准屏蔽栅极沟槽MOSFET的可选制备步骤的剖面图；图10表示依据本发明的一个可选实施例，一种沟槽绝缘栅双极晶体管(IGBT)的剖面图；图1IA-IIB表示依据本发明的另一个可选实施例，集成肖特基二极管的自对准沟槽IGBT器件的剖面图；图12A-12B表示依据本发明的另一个可选实施例，集成肖特基二极管的自对准沟槽IGBT器件的剖面图。
具体实施例方式以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的任何技术人员都应理解基于以下细节的多种变化和修正都属本发明的范围。因此，本发明的典型实施例的提出，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。本发明的实施例包括利用极少的光致抗蚀剂掩膜，制备集成肖特基二极管的自对准沟槽晶体管(例如沟槽M0SFET)的方法。图4表示依据本发明的一个实施例，集成肖特基二极管的自对准沟槽MOSFET器件 400的俯视图。如图4所示，栅极沟槽402形成在半导体晶圆404中，半导体晶圆404含有一个半导体衬底，其中一个外延层407形成在适当掺杂的下部半导体衬底层上(图中没有表示出)，例如对于N-通道器件来说，是N-型硅衬底，对于P-通道器件来说，是P-型硅。分开的本体区406形成在每个栅极沟槽402附近的外延层407的顶部。源极区410以自对准的方式，形成在本体区406的顶部。金属416形成在晶圆404上方，其导电扩散势垒414 (例如势垒金属)位于金属416和晶圆404之间。栅极电极401形成在沟槽402中，通过厚绝缘物部分412，与硅晶圆404和扩散势垒414绝缘，绝缘物部分412在晶圆404的表面上突出。栅极电极401在晶圆404的顶面下凹陷，并通过厚绝缘物(例如氧化物)部分412，与金属416电绝缘，厚绝缘物部分412形成在晶圆404顶面上的栅极电极401上方。金属416 穿过厚绝缘物部分412之间的空间，可以电接触本体区406和源极区410。金属416最好含有铝(Al)。扩散势垒414最好含有Ti/TiN，以便形成带有硅的肖特基势垒二极管。肖特基二极管区420形成在金属处——相邻的本体区406之间的半导体结，金属就是在这个地方接触轻掺杂的外延层407。在正常运行时，通常给该器件加偏压，从而使肖特基二极管反向偏置。图5A-5L表示利用四个掩膜，制备图4所示类型的集成肖特基二极管的自对准沟槽MOSFET的工艺。如图5A所示，N型衬底502 (例如对于N-通道器件来说，是N-型外延层生长在一个N型硅晶圆上，对于P-通道器件来说，是P-型外延层生长在一个P型硅晶圆上)可以作为器件的漏极。通过沉积或热氧化，可以在衬底上制备一个薄氧化层504。未掺杂的多晶硅层506沉积在氧化层504上方，氮化层508可以沉积在未掺杂的多晶硅层506上方。薄氧化层504、多晶硅层506以及氮化层508的组合有时为了简便，可称为“三明治结构”或“硬掩膜”结构。硬掩膜也可以看成是一类牺牲结构，在制备过程中使用，稍后可以将它除去。作为示例，不作为局限，薄氧化层504的厚度约为200 A至1000 A，未掺杂的多晶硅层506的厚度约为3000 A至5000 A，氮化层508的厚度约为1000 A至3000 A。然后，在氮化层508上方，使用一个光致抗蚀剂(PR)层(图中没有表示出)，并利用沟槽掩膜(图中没有表示出)形成图案。如图5B所示，回刻氮化层508和多晶硅层506， 从而形成栅极沟槽开口 509。在图5C中，进行本体植入和本体扩散。用掺杂离子轰击该器件。在没有被氮化物 508保护的有源区中(例如在沟槽开口 509处)，植入物形成本体区，例如510。掺杂离子的导电类型与衬底502的掺杂类型相反。在某些实施例中，对于N-通道器件来说，掺杂离子可以是硼离子。可以在大约60KeV至ISOKeV的能量下，1. 8X1013个离子/cm2左右的剂量水平下，植入硼离子。也可使用其他类型的离子。例如，对于P-通道器件来说，可以使用磷或砷离子。在图5D中，进行源极植入和源极扩散。再次用掺杂离子轰击该器件。在某些实施例中，对于N-通道器件来说，可以在大约40KeV至80KeV的能量下，4X1015个离子/cm2左右的剂量水平下，植入砷离子，以便形成源极区。还可选择，对于P-通道器件来说，植入硼离子，形成源极区。源极区(例如512)形成在本体区(例如510)之内。由于氧化层504 足够薄，使植入的离子可以穿过它，并且多晶硅层506和氮化层508的剩余部分作为植入掩膜，所以不需要额外的掩膜植入器件的本体和源极。因此，可以以自对准的全面植入的方式进行本体和源极植入。可以沿多晶硅层506和氮化层508的剩余部分的边缘(例如通过全面沉积和回刻)制备硬掩膜垫片514(例如由氧化物或氮化物制成)，然后如图5E所示，除去薄氧化层504的裸露部分。如图5F所示，通过将半导体衬底502回刻到预设的深度，制备栅极沟槽516，垫片514限定沟槽516的侧壁。垫片514使自对准刻蚀工艺不需要额外的掩膜。如图5G所示，在沟槽516的侧壁和底部生长一个薄栅极氧化物518。然后，如图 5H所示，在沟槽516中沉积多晶硅520，并将多晶硅520回刻到衬底502的顶面以下。在图51中，绝缘物522(例如氧化物)的厚度范围是5000A 8000A，可以沉积绝缘物522填充沟槽开口，并覆盖源极和栅极多晶硅区，随后回流使绝缘层522的表面平整。在某些实施例中，利用化学气相沉积(CVD)工艺，沉积厚度约为5000人的低温氧化物 (LTO)以及含有硼酸的硅玻璃(BPSG)。在图5J中，通过干刻蚀工艺，回刻绝缘物522，其中向下刻蚀氧化物，一直刻蚀到氮化层508的顶面以下的端点。如图涨所示，刻蚀掉氮化层508以及多晶硅层506。通过轻氧化物刻蚀，也可以刻蚀掉氧化层504的剩余部分，以形成源极/本体接头。仅进行很短时间的轻氧化物刻蚀，以除去薄氧化层504，同时无需使用掩膜，就能完整保留较厚的绝缘层522。因此，氮化层508、多晶硅层506以及氧化层504可以作为一种牺牲结构。势垒材料5 最好由Ti/TiN制成，并且沉积在绝缘层522上方，以及衬底502裸露的表面上。金属层5 最好由Al制成，其厚度约为3 μ m 6 μ m，可以沉积在该结构上方。 刻蚀金属5 并退火，利用金属掩膜制备源极金属和栅极金属(栅极金属没有表示出)，从而制成如图5L所示的器件。也可以在器件的背面制备一个背部金属(图中没有表示出)， 作为漏极金属。图5A-5L所示的制备工艺具有很少的光致抗蚀剂掩膜总数，工艺也不复杂。利用图5A-5L所示的工艺制备的自对准的沟槽MOSFET晶胞结构，具有很高的晶胞密度，沟槽接头可以与本发明的其他实施例兼容，在下图6A-6B以及7A-7B中还将详细介绍图6A-6B表示依据本发明的另一个实施例，集成肖特基二极管的可选自对准沟槽 MOSFET的剖面图。图6A所示的MOSFET 600的结构与上述图4所示的MOSFET 400的结构或图5L所示的完整器件相类似。作为示例，MOSFET 600含有一个栅极沟槽616，并且形成在半导体衬底602(例如一个半导体晶圆)中，半导体衬底602含有在N-型硅底部衬底层 (例如对于N-通道MOSFET来说)上的一个N-型外延层。还可选择，衬底含有一个P-型外延层，形成在P-型底部衬底上(例如对于P-通道MOSFET来说)。本体区610形成在外延层顶部。本体区掺杂离子的导电类型与衬底602相反。源极区612形成在本体区610的顶部。金属6 形成在半导体晶圆602上方，金属扩散势垒6 位于金属6 和晶圆602之间。栅极电极620形成在沟槽616中，并通过栅极绝缘物618 (例如栅极氧化物)，与硅晶圆602和扩散势垒6M绝缘，栅极绝缘物618布满栅极沟槽616以及形成在栅极电极620 上方的厚绝缘部分622。栅极电极620在半导体晶圆602的顶面下方凹陷。器件600和器件400之间主要的不同在于，沟槽接头630形成在厚绝缘物部分622之间的晶圆602内，沟槽接头630的底部位于本体区610的顶面稍下。金属拟6填充沟槽接头。沟槽接头630可以较好地接触源极612和本体区610。可以利用上述图5A-5L所述的类似工艺制备沟槽接头630 ；图涨之后，在硅材料602中为沟槽接头630进行沟槽刻蚀。该沟槽刻蚀可以将厚绝缘物部分622作为硬掩膜，用于沟槽接头630的自对准。还可选择，在利用沟槽刻蚀制备沟槽接头630之前，可以首先在厚绝缘物部分622上制备垫片。在本体区610之间，沟槽接头630的底部制备肖特基接头。图6B所示的MOSFET 601除了沟槽接头631是双沟槽向下刻蚀到晶圆602中，在本体层610的中间停止之外，其他都与MOSFET 600类似。此外，本体区610靠近沟槽接头的部分604，可以植入适当的掺杂物，以便更好的接触本体区610。作为示例，进行上述第一沟槽刻蚀，将沟槽刻蚀到图6A所示的深度附近。通过植入，在沟槽的底部形成一个重掺杂的本体接触区604。利用扩散工艺，将本体接触区604扩散到沟槽边缘。然后，利用第二沟槽刻蚀，加深沟槽接头，仅仅保留本体接触区604的边缘部分。这使得在本体区610之间的接触沟槽631的底部，可以形成一个肖特基接触。图7A-7B表示依据本发明的另一个实施例，带有很低注入效率的本体二极管的自对准沟槽MOSFET的剖面图。图7A所示的器件700的结构除了本体区702的较薄部分在栅极沟槽620之间的金属扩散势垒6M和金属6 下方，以及金属扩散势垒6M和衬底602 之间延伸之外，其他都与图6B所示的器件601类似。从而在接触沟槽下面的本体区702的轻掺杂部分，形成很低注入效率的P-N结体二极管区720。因此，自对准的沟槽MOSFET包括一个集成的低注入效率的P-N结体二极管。例如，通过接触沟槽下方的轻掺杂本体区702， 可以获得低注入。图7B所示的器件701除了代替金属616通过扩散势垒拟4直接接触，用钨(W)等导电插头填充接触沟槽708，然后在扩散势垒706以及导电插头708上方沉积铝等金属704 之外，其他都与器件700类似。在本发明的另一个实施例中，上述集成肖特基二极管的自对准沟槽MOSFET 的制备方法，可以与制备屏蔽栅极沟槽MOS器件的方法相结合，例如美国专利申请号 12/583，192以及12/722，384中所述的示例，特此引用其全文，以作参考。作为示例，但不作为局限，图8A- (所示的剖面图表示依据本发明的一个实施例，集成肖特基二极管的自对准、屏蔽栅极MOSFEI的制备工艺。如图8A所示，衬底802 (例如一个N型硅底部衬底层，并在它上面生长一个次重掺杂的N-型外延层，或者是一个P型衬底，并在它上面生长一个P-型外延层)作为器件的漏极。可以如上所述，制备一个硬掩膜三明治结构。例如，通过沉积或热氧化，在衬底上制备一个很薄的绝缘层803(例如氧化物)。在氧化层803上方沉积一个未掺杂的导电层804(例如多晶硅)，然后在未掺杂的导电层804上方沉积一个氮化层806。作为示例，但不作为局限，薄氧化层的厚度约为200人至1000A，未掺杂的多晶硅层的厚度约为3000入至 5000 A，氮化层的厚度约为1000 A至3000 A。然后，在氮化层806的上方使用一个光致抗蚀剂(PR)层808，并形成图案，作为第一掩膜。剩余的I3R层808形成一个截止沟槽开口 810以及有源栅极沟槽开口 812。随后，利用硬掩膜(HM)刻蚀，刻蚀掉氮化层806和多晶硅层804的裸露部分。导电层804的刻蚀在薄绝缘层803的表面上停止；然后，可以回刻薄绝缘层803，使掩膜开口 810和812处的半导体衬底802的表面裸露出来。然后，如图8C所示，除去剩余的I3R 808。 薄绝缘层803、多晶硅层804以及氮化层806的剩余部分，作为后续工艺的硬掩膜。在图8D中，沉积一层氧化物或氮化物，并沿水平表面各向异性地回刻。在一些实施例中，氧化层或氮化层的厚度约为2200 A。因此，进行全面的各向异性回刻之后，沿硬掩膜开口 810、812的侧壁，会形成氮化物垫片814(有时称为硬掩膜垫片)。然后，如图8E所示，进行全面的硅刻蚀工艺，以制备截止沟槽816以及有源沟槽 814。根据器件的用途，所制成的沟槽深度大约在1. 5 μ m至2. 5 μ m左右，并且沟槽侧壁的倾斜角约为87°至88°。氮化物垫片814使自对准的刻蚀工艺不再需要额外的掩膜。正如下文将要介绍地那样，氮化物垫片保留了来自于原始的硬掩膜层803、804和806的间距， 从而可以形成自对准的源极/本体接触沟槽。氮化物垫片还有许多其他的用途，例如可以在栅极多晶硅上形成一个多晶硅硅化物。此处所提及的，并且广为半导体制备领域的技术人员所熟知的一词“多晶硅硅化物”，是指在多晶硅上方形成的硅化物。由于硅刻蚀负载系数的特性，宽沟槽开口比窄沟槽开口所制成的沟槽更深。例如，如图8E所示，由于截至沟槽开口 810比有源栅极沟槽开口 812宽，因此在全面的刻蚀工艺中，截至沟槽816就要比有源栅极沟槽818刻蚀得更深。在图8F中，在氮化层806的上方、以及沟槽816、818的侧壁和底部，沉积或热生长一个绝缘衬里820(例如氧化物)。衬里820比稍后形成的栅极氧化物还要厚。在一些实施例中，可以选择生长一个大约500 A的牺牲氧化层，并除去，以改善硅表面。作为示例，生长一层大约250 A的氧化物，然后形成大约900 A的一层高温氧化物(HTO)。对于高压器件来说，氧化物衬里820可能更厚，例如1000至5000 A。如图8G所示，可以沉积导电材料822(例如多晶硅)。在一些实施例中，导电材料的厚度约为12000 A，大于沟槽的最大宽度的一半。因此，侧壁上的导电材料层结合起来， 完全填充了所有的沟槽。这个导电材料层有时称为源极多晶硅、屏蔽多晶硅或多晶硅1。如图8H所示，利用干刻蚀，回刻导电材料822。在本例中，有源栅极沟槽中剩余的导电材料826的厚度约为6000 A，在截止沟槽中剩余的导电材料824的厚度约为 3000 A至 5000 Ac可以沉积一个中间多晶硅电介质/氧化物(ΙΡ0)828，并压实。沟槽侧壁上的氧化物厚度标记为tl。在一些实施例中，tl大约在2000 A至4000 A的范围内，才能完全填充较窄的沟槽(例如有源栅极沟槽以及源极多晶硅吸引沟槽(图中没有表示出))，但仅能部分填充较宽的沟槽(例如截止沟槽830)。厚度tl应小于截止/栅极滑道沟槽830等宽沟槽的宽度的一半。由于没有完全填充较宽的沟槽，从而为后面的工艺留下了一个缝隙。在有源沟槽832等较窄的沟槽中，氧化层的厚度tl大于沟槽宽度的一半，因此氧化物衬里可以结合起来，完全填充沟槽。如图8J所示，回刻并抛光IPO层828，直到氧化物828的顶面与氮化物806的顶面相平为止，这作为刻蚀的终点。图8K表示另一层绝缘材料834(例如氧化物)形成在器件上。在一些实施例中，绝缘层834的厚度约为1000 A至2000 A。该氧化物的厚度控制第二掩膜下的湿刻蚀(下一个步骤)的切角。该氧化物薄膜也可以保护器件所有的非有源区中的氮化物。受保护的氮化物有利于稍后对硅进行无掩膜的完全刻蚀。然后，在该结构的表面上旋涂一层光致抗蚀剂836，并使用第二掩膜。图8L表示除去裸露部分后的I3R覆盖物836的图案。I3R覆盖物延伸到838处的截止区中，填充了 840处的截止沟槽，从上面稍稍延伸到842处的有源区中。如下所述，结合图8M，将通过刻蚀除去 PR 836下面的那部分氧化物。掩膜的重叠以及湿刻蚀的切口都有助于最终结构的形成。因此，光致抗蚀剂覆盖物836在有源区中延伸的距离，对于将要通过刻蚀除去多少绝缘材料， 起着部分决定作用。其他因素还包括刻蚀时间以及绝缘(例如氧化物)层的厚度。氧化物切口的深度可以在0. 6μπι至1.5μπι的范围内。
然后，对层834中的绝缘材料进行各向同性刻蚀(例如湿刻蚀)。除去该区域中没有被光致抗蚀剂836覆盖的绝缘材料，使剩余的材料834达到所需高度。光致抗蚀剂836 的边缘附近的一些绝缘材料834也被除去。沿截止沟槽侧壁844的那部分氧化物，位于光致抗蚀剂836的边缘846附近，除去这部分氧化物，同时完整保留沿其他侧壁的氧化物。可以通过调整光致抗蚀剂层836的边缘846的位置以及刻蚀时间，来控制所刻蚀的绝缘材料的量。如果边缘846进一步延伸到有源区中，会使较少的材料被刻蚀，如果将该边缘拉开远离有源区，则会有相反的效果。在不同的实施例中，刻蚀掉的氧化物的量有所不同。在本例中，刻蚀掉足够的氧化物，使剩余的构成中间多晶硅氧化物848的氧化物具有一致的厚度。 在靠近截止区的截止沟槽边缘上，保留一个厚层。沟槽中导电材料上方的氧化层，例如氧化层848和850也称为中间电极电介质(IED)或中间多晶硅电介质(IPD)。覆盖着截止区的绝缘材料有时也称为截止保护区。中间电极电介质厚度的范围可以从一百埃左右到一万埃左右ο然后，除去PR，沉积或热生长一层栅极绝缘物(例如栅极氧化物)。在一些实施例中，附加的氧化层大约450 A厚。因此，如图8N所示，栅极绝缘物852、854以及856形成在裸露的沟槽侧壁上。截止沟槽860具有不对称的侧壁，绝缘物858在截止区那侧，薄氧化物852在有源区那侧。如图80所示，沉积并回刻另一种导电材料(例如多晶硅)。作为示例，但不作为局限，在各种沟槽中，沉积大约8000 A至12000 A的多晶硅。回刻所沉积的多晶硅，构成栅极多晶硅结构，标记为862、864、866。在本例中，栅极多晶硅的表面在半导体衬底的顶部下方，大约凹陷500-1000 A。还可选择，沉积一层金属(例如钛或钴)并退火，以构成一个栅极多晶硅硅化物。在金属与多晶硅相接触的地方，可以形成一个多晶硅硅化物层。沉积在氧化物或氮化物上方的金属钛或钴，并不会构成硅化物或多晶硅硅化物，可以通过工艺将金属除去，而且这种工艺不会除去多晶硅硅化物。因此，在868、870、872处的多晶硅硅化物，形成在栅极多晶硅结构862、864、866上。在图8P中，通过湿刻蚀工艺，除去截止沟槽和有源栅极沟槽中裸露的氮化物垫片，以及其他裸露的氮化物材料。图8C之后的氮化物垫片都保护硬掩膜层803和804。如图8Q所示，例如用掺杂离子轰击部分制成的器件，可以进行本体植入。可以带角度的植入离子。在不被氮化物保护的有源区中，植入构成874等本体区。在一些实施例中，对于N-通道器件来说，使用的是硼离子，在60KeV ISOKeV时，掺杂剂量约为1. 8X1013 个离子/cm2。也可以使用其他类型的离子。例如，对于P-通道器件来说，可以用磷或砷离子，制备本体区。在图8R中，进行源极植入(例如用零倾斜角(即在正常入射时))。再次用掺杂离子轰击器件。在一些实施例中，使用的是砷离子，在40KeV 80KeV时，掺杂剂量约为4X1015 个离子/cm2。878等源极区878在876等本体区内形成。作为示例，可以在源极植入之前， 进行本体扩散；然后在源极植入之后，进行源极扩散。植入器件的本体和源极，不再需要额外的掩膜。可以以自对准的全面植入方式，进行本体和源极植入。在879等截止保护区中，氧化物-多晶硅-氮化物-氧化物势垒阻挡了植入离子，并且防止在半导体衬底中形成源极和本体区，从而改善了器件在其断开或闭锁状态下的性能。
在图8S中，沉积更多的5000A 8000人的绝缘材料880 (例如氧化物)，填充在栅极多晶硅区上方的沟槽开口中。在一些实施例中，利用化学气相沉积(CVD)工艺，沉积厚度约为5000A的低温氧化物(LTO)和含有硼酸的硅玻璃(BPSG)。在图8T中，通过干刻蚀工艺，回刻氧化物，并且向下刻蚀氧化物，在多晶硅层804 的终点刻蚀停止，这将作为后面工艺的自对准硬掩膜。如图8U所示，源极/本体接触沟槽882，也就是有源晶胞接触沟槽，形成在有源晶胞区中，用于通过刻蚀掉剩余的多晶硅硬掩膜804，连接到源极和本体区上，穿过剩余的氧化物硬掩膜803(氧化物硬掩膜相当的薄，可以除去它，同时最大程度地完整保留其他的氧化区)，然后进入硅衬底。根据器件的用途，硅刻蚀的深度约在0.6μπι至0.9μπι之间。刻蚀裸露的硅区域，而被氧化物和/或氮化物保护的区域不被刻蚀。由于该刻蚀工艺不需要额外的掩膜，因此称为自对准接触工艺。在工艺开始阶段制备的氮化物垫片保护了硬掩膜间距，从而使有源晶胞接触沟槽可能具有自对准的特性。在图8V中，沉积Ti和TiN等势垒金属，然后通过RTP，在接触区附近形成Ti硅化物。在一些实施例中，所用的Ti和TiN的厚度分别为300 A和1000 Α。然后，沉积钨(W)。 在一些实施例中，沉积大约40()()人至6000 A的W。将所沉积的W回刻到氧化物表面，以形成884等单独的W插头。在沉积势垒金属之前，可以选择在接触沟槽的底部，进行P+植入，以形成本体接触区885。在一些实施例中，可以一直刻蚀沟槽接头884，一直到触及本体区876下面的那部分半导体衬底802 (例如本体区下面衬底的外延层部分)，以形成一个集成的肖特基二极管。在图8W中，沉积金属层886。在一些实施例中，可以利用铝-铜(AlCu)，制备大约 3μπι至6μπι厚的金属层。利用第四掩膜，形成源极金属区以及栅极金属区的图案。例如， 利用金属掩膜，可以沉积光致抗蚀剂888并形成图案。制成光致抗蚀剂888之后，可以在金属刻蚀工艺中，刻蚀掉890等开口下面的金属。然后，除去剩余的光致抗蚀剂层888，并使金属退火。在一些实施例中，可以在 450°C左右，对金属退火大约30分钟。图狀所示的剖面图，表示带有栅极金属892以及源极金属894的完整器件的示例。图8Y和8Z表示图所示器件的可选实施例。在图8Y中，制备接触沟槽和本体区，使接触沟槽的底部终止在半导体衬底的轻掺杂(例如N-型)部分中，而不是在本体区中，从而在接触沟槽的底部构成肖特基二极管895。图8Z所示的器件除了与本体区的导电类型相同的轻掺杂的植入物897，形成在接触沟槽底部，使低注入效率的P-N结二极管896 形成在接触沟槽底部之外，其他都与图8Y所示的器件类似。肖特基二极管和本发明所述的低注入效率P-N结二极管的不同之处在于，普通的P-N结体二极管固定出现在MOSFET中； 肖特基二极管和低注入效率的P-N结二极管是带有极少或不带有少子注入的快速回复二极管。图9A-9Z所示的剖面图，表示依据本发明的另一个实施例，制备集成肖特基二极管的自对准屏蔽栅极沟槽MOSFET的可选工艺。如图9A所示，使用N-型半导体衬底902 (例如对于N-通道MOSFET来说，是一个 N-型外延层生长在N型硅晶圆上)作为器件的漏极。对于P-通道MOSFET来说，衬底902 可以选用一个带有P-型外延层的P型硅晶圆。三明治或硬掩膜结构903形成在半导体衬底902的表面上。在本例中，硬掩膜结构903可以是一种氧化物-氮化物-氧化物(ONO) 结构，该结构包括一个底部薄氧化层904以及一个顶部氧化层905夹着一个厚氮化层906， 可以形成在衬底902上。在一些实施例中，氮化层906的厚度约为2500 A至5000A。然后，如图9B所示，在ONO硬掩膜结构903上方，使用光致抗蚀剂(PR)层908并形成图案，作为第一掩膜。剩余的I3R层908形成截止沟槽开口 910以及有源栅极沟槽开口 912。随后，如图9C所示，进行硬掩膜(HM)刻蚀，刻蚀掉ONO硬掩膜结构903的裸露部分。 然后，如图9C所示，除去剩余的I3R 908。ONO硬掩膜结构903的剩余部分，作为后续工艺的硬掩膜，以便将衬底902的顶部向下刻蚀到预设深度，如图9D所示。还可选择，不必在此时刻蚀半导体衬底，如图8D所示地那样，可以在半导体衬底902的顶面上方的硬掩膜开口中制备沟槽(例如氧化物或氮化物)垫片。在图9E中，沉积一层氧化物或氮化物，并且各向异性地回刻。在一些实施例中，氧化物或氮化物层的厚度约为2200 A。在全面的各向异性回刻后，沿沟槽侧壁形成硬掩膜垫片(例如氧化物垫片)914。如图9F所示，全面的硅刻蚀工艺进一步加深了沟槽。根据器件的用途，所制成的沟槽深度大约在1.5 μ m至2.5 μ m左右，沟槽侧壁的倾斜角约为87°至88°。氮化物垫片 914用于自对准刻蚀工艺，不再需要额外的掩膜。由于硅刻蚀负载系数的特性，宽沟槽开口比窄沟槽开口所制成的沟槽更深。例如，如图9F所示，由于栅极滑道/截至沟槽开口 910 比有源栅极沟槽开口 912宽，截至沟槽916就要比有源栅极沟槽918刻蚀得更深。然后，如图9G所示，除去氧化物垫片914。还可选择，如图8Α- (所示的那样，将氧化物垫片保留到后面的工艺。如图9H所示，在沟槽916、918的侧壁和底部，沉积或热生长一个氧化物衬里920。 氧化物衬里920比稍后制成的栅极氧化物厚。在一些实施例中，可以选择生长一层大约 500 A的牺牲氧化层，然后除去，以改善硅表面。作为示例，可以生长一层大约250 A的氧化物，然后制成一层大约900 A的高温氧化物(HTO)。对于电压更高的器件来说，氧化物衬里820可以更厚，例如1000至5000 A。如图91所示，可以沉积多晶硅922等导电材料。在一些实施例中，导电材料的厚度约为12000. A，大于最宽的沟槽宽度的一半。因此，侧壁上的导电材料层结合起来，完全填充了所有的沟槽。这个导电材料层有时称为源极多晶硅、屏蔽多晶硅或多晶硅1。如图9J所示，利用干刻蚀，回刻导电材料922。在本例中，有源栅极沟槽中剩余的导电材料926的厚度约为6000 A，在截止沟槽中剩余的导电材料924的厚度约为 3000 A至 5000 A。如图9K所示，可以沉积一个中间多晶硅电介质/氧化物(IP0)928，并压实。沟槽侧壁上的氧化物厚度标记为tl。在一些实施例中，tl大约在2000A至4000 A的范围内， 才能完全填充较窄的沟槽(例如有源栅极沟槽以及源极多晶硅吸引沟槽)，但仅能部分填充较宽的沟槽(例如截止沟槽930)。因此没有完全填充较宽的沟槽，为后面的工艺留下了一个缝隙。在有源沟槽932等较窄的沟槽中，氧化层的厚度tl大于沟槽宽度的一半，因此氧化物衬里可以结合起来，完全填充沟槽。如图9L所示，回刻并抛光IPO层928，直到氧化物9 的顶面与氮化物906的顶面相平为止，这作为刻蚀的终点。
图9M表示添加另一层氧化物934。在一些实施例中，氧化层的厚度约为1000 A 至2000人。该氧化物的厚度控制下一个刻蚀步骤中第二掩膜下的湿刻蚀的切角。该氧化物薄膜也可以保护器件所有的非有源区中的氮化物——受保护的氮化物有利于稍后对硅进行无掩膜的完全刻蚀。然后，在该结构的表面上旋涂一层光致抗蚀剂936，并使用第二掩膜。图9N表示依据制备工艺，除去所选部分后的光致抗蚀剂覆盖物936的图案。光致抗蚀剂覆盖物延伸到标记为938处的截止区中，填充了 940处的截止沟槽，从上面延伸到942处的有源区中。如下所述，结合图90，将通过刻蚀除去I3R下面的那部分氧化物。掩膜的重叠以及湿刻蚀的切口都有助于最终结构的形成。因此，光致抗蚀剂覆盖物936在有源区中延伸的距离，对于将要通过刻蚀除去多少绝缘材料，起着部分决定作用。其他因素还包括刻蚀时间以及氧化层的厚度。氧化物切口的深度可以在0.6μπι至1.5μπι的范围内。然后，对氧化物进行湿刻蚀。除去该区域中没有被光致抗蚀剂覆盖的氧化物，使剩余的氧化物达到所需高度。光致抗蚀剂的边缘附近的氧化物也被除去。尤其是截止沟槽中的那部分氧化物，位于光致抗蚀剂边缘946附近，除去这部分氧化物。可以通过调整边缘 946的位置以及刻蚀时间，来控制所刻蚀的氧化物的量。如果边缘946进一步延伸到有源区中，会使较少的材料被刻蚀，如果将该边缘拉开远离有源区，则会有相反的效果。在不同的实施例中，刻蚀掉的氧化物的量有所不同。在本例中，刻蚀掉足够的氧化物，使剩余的构成中间多晶硅氧化物948的氧化物具有一致的厚度。初始的底部氧化层904必须非常薄，以便在湿刻蚀时，使氮化层906下方泄露的刻蚀剂最少。还可选择，保留之前制成的垫片，用于保护器件。沟槽中导电材料上方的氧化层，例如氧化层948和950也称为中间电极电介质(IED)或中间多晶硅电介质(IPD)。覆盖着截止区的氧化物有时也称为截止保护区。中间电极电介质厚度的范围可以从一百埃左右到一万埃左右。然后，除去光致抗蚀剂936，沉积或热生长一层栅极氧化物。在一些实施例中，附加的氧化层大约450 A厚。因此，如图9Ρ所示，栅极氧化物952、954以及956形成在裸露的沟槽侧壁上。截止沟槽960在其侧壁上具有不对称的氧化物覆盖，厚氧化物958在截止区那侧，薄氧化物952在有源区那侧。如图9Q所示，沉积并回刻另一种导电材料(例如多晶硅)。作为示例，但不作为局限，在不同的沟槽中，可以沉积大约8000 A至12000入的多晶硅。回刻所沉积的多晶硅， 构成栅极多晶硅结构，标记为962、964、966。在本例中，多晶硅的表面在硬掩膜垫片底部的参考水平面下方，大约凹陷500-1000Α。可以沉积一层金属(例如钛或钴)并退火，以构成一个栅极多晶硅硅化物结构968、970、972，在962、964、966处金属与多晶硅相接触。沉积在氧化物或氮化物上方的金属，并不会构成硅化物或多晶硅硅化物，可以通过工艺将金属除去，而且这种工艺不会除去多晶硅硅化物。如图9R所示，例如用掺杂离子轰击部分制成的器件，可以进行本体植入。可以带角度的植入离子。在不被氮化物保护的有源区中，植入构成974等本体区。在一些实施例中，对于N-通道器件来说，使用的是硼离子，在60KeV ISOKeV时，掺杂剂量约为1. 8X1013 个离子/cm2。也可以使用其他类型的离子。例如，对于P-通道器件来说，可以用磷离子。在图9S中，进行源极植入(例如用零倾斜角(即在正常入射时))。再次用掺杂离子轰击器件。在一些实施例中，使用的是砷或磷离子(对于N-通道器件来说)，在40KeV SOKeV时，掺杂剂量约为4X1015个离子/cm2。978等源极区形成在976等本体区内。作为示例，可以在源极植入之前，进行本体扩散；然后在源极植入之后，进行源极扩散。对于P-通道器件来说，可以用硼离子制备源极区。植入器件的本体和源极，不再需要额外的掩膜。可以以自对准的全面植入方式，进行本体和源极植入。在截止区中，氧化物-多晶硅-氮化物-氧化物势垒阻挡了植入离子， 并且防止形成源极和本体区，从而改善了器件在其断开或闭锁状态下的性能。在图9T中，沉积5000A 8000A的绝缘物980(例如氧化物)，填充在栅极多晶硅区上方的沟槽开口中。在一些实施例中，利用化学气相沉积(CVD)工艺，沉积厚度约为 5000A的低温氧化物(LTO)和含有硼酸的硅玻璃(BPSG)。参见图9U，通过干刻蚀工艺，回刻绝缘物980。在氮化层906的终点刻蚀停止，这将作为后面工艺的自对准硬掩膜。如图9V所示，将裸露的氮化物906/氧化物904硬掩膜回刻到硅衬底902。如图9W 所示，进一步刻蚀硅衬底902，形成源极/本体接触沟槽982，以便连接到源极和本体区上。 根据器件的用途，硅刻蚀的深度约在0. 6 μ m至0. 9 μ m之间。刻蚀裸露的硅区域，而被氧化物和/或氮化物保护的区域不被刻蚀。由于该刻蚀工艺不需要额外的掩膜，因此称为自对准接触工艺。在工艺开始阶段制备的垫片保护了沟槽之间的半导体台面结构，从而使有源晶胞接触沟槽可能具有自对准的特性。在图9X中，沉积Ti和TiN等势垒金属，然后例如通过快速热处理(RTP)，在接触区附近形成Ti硅化物。在一些实施例中，所用的Ti和TiN的厚度分别为300 A和 1000 A。然后，全面沉积钨(W)。在一些实施例中，沉积大约4000 A至6000 A的W。将所沉积的W回刻到氧化物表面，以形成984等单独的W插头。如果本体区为P型(例如当衬底为N型衬底时)在沉积势垒金属之前，可以选择在接触沟槽的底部，进行P+植入，以便较好的本体接触。还可选择，如果本体区为N型(例如当衬底为P型衬底时)在沉积势垒金属之前，可以选择在接触沟槽的底部，进行N+植入。对于集成肖特基二极管来说，可以一直刻蚀沟槽接头984，一直到触及本体区下面的那部分半导体衬底902 (例如本体区下面衬底的外延层部分)。利用第四掩膜，形成源极金属区以及栅极金属区。确切地说，如图9Y所示，在半导体衬底上方，沉积金属层986(例如铝-铜(AlCu))。作为示例，但不作为局限，金属层的厚度大约3μπι至6μπι厚。利用金属掩膜，可以沉积光致抗蚀剂988并形成图案。刻蚀掉制图工艺留下的990等金属下方开口，从而将金属层分成电绝缘的源极金属和栅极金属区。除去剩余的光致抗蚀剂之后，并使金属退火。在一些实施例中，可以在450°C左右， 对金属退火大约30分钟。图9Z所示的剖面图，表示带有栅极金属992以及源极金属994 的完整器件的示例。本发明的实施例适用于自对准地制备MOSFET器件等晶体管器件，这些器件的源极、本体以及接触沟槽都是自对准的。这种制备方法比以前的工艺制备的器件间距更小，所用的掩膜更少，而且不存在不对准问题。尽管以上内容是本发明较佳实施例的完整说明，但是还可能使用各种替代、修正以及等效方案。例如，与图8A- (所示类似，图9A-9Z表示氮化物垫片在器件上保留到本体区植入。而且，与图9A所示类似，图8Α- (所示的工艺使用的是带有厚氮化物的初始的ONO硬掩膜。通过添加一个集电极区，本发明的实施例也可用于绝缘栅双极晶体管(IGBT) 器件；作为示例，集电极区可以是一个在半导体衬底底部的层，其导电类型与半导体衬底的其余地方相反。IGBT器件是三端功率半导体器件，具有高效率且能够快速切换。在一个单独的器件中，通过引入一个绝缘栅FET用于控制输入，以及一个双极功率晶体管作为开关， IGBT将MOSFET的金属氧化物半导体(MOS)栅极驱动特性，与双极晶体管的高电流、低饱和电压性能相结合。作为示例，但不作为局限，图10表示依据本发明的一个实施例，所制备的IGBT器件1000的示例。器件1000与图4所示的MOSFET器件400来说。因此，使用相同的参考数字标识这两种器件的可选件。这两种器件的可选件参照上述图4。除了共同的可选件之外，IGBT器件1000还包括一个集电极区1002，位于半导体晶圆404的一侧附近， 沟槽402形成在半导体晶圆404的另一侧。用导电类型与半导体晶圆404相反的掺杂物掺杂集电极区。例如，如果晶圆404的其余部分为N-型掺杂，那么集电极区1002可以是 P-型掺杂。同样地，如果晶圆404为P-型掺杂，那么集电极区1002可以是N-型掺杂。例如通过沉积合适的金属，集电极1004可以形成在靠近集电极区1002的晶圆表面上。为了使 IGBT器件1000的肖特基二极管能够工作，必须使集电极区1002的图案具有可以使集电极 1004接触集电极区之间的衬底的区域。要注意的是，制备器件1000可以参照上述图5A-图 5L所示的工艺，再加上制备集电极区1002的步骤，例如通过用合适的掺杂物植入到晶圆背部。这次植入可以在制备过程中任意方便的时刻进行，例如在制备沟槽之前，或者器件制成之后。电极1004也可以在制备过程中任意方便的时刻制备，例如在植入后进行金属沉积。要注意的是，与图6A、6B所示的MOSFET器件600、601类似的器件，都可以分别配置成如图11A、1 IB所示的IGBT器件1100、1101。IGBT器件1100、1101的结构分别与器件 600,601类似，这些器件中相同的可选件都用相同的参考数字标识出来。IGBT器件1100、 1101还包括集电极区1102以及(可选)集电极1104。还要注意的是，与图7A、7B所示的MOSFET器件700、701类似的器件，都可以分别配置成如图12A、12B所示的IGBT器件1200、1201。IGBT器件1200、1201的结构分别与器件700、701类似，这些器件中相同的可选件都用相同的参考数字标识出来。IGBT器件1200、 1201还包括集电极区1202以及(可选)集电极1204。要注意的是，制备IGBT器件可以参照上述图8A-8X以及图9A-9Z所示的工艺，再加上制备集电极区的步骤，例如通过用合适的掺杂物植入到承载器件的晶圆背部。这次植入可以在制备过程中任意方便的时刻进行，例如在制备沟槽之前，或者器件制成之后，或在背部研磨工艺之后。集电极也可以在制备过程中任意方便的时刻制备在晶圆的背部，例如在植入掺杂物后进行金属沉积。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。
权利要求
1.一种自对准的晶体管器件，其特征在于，包括一个掺杂的半导体衬底，具有一个或多个电绝缘的栅极电极形成在衬底中的栅极沟槽中；一个或多个本体区，形成在每个栅极沟槽附近衬底的顶部；一个或多个源极区，以自对准的方式，形成在每个栅极沟槽附近的本体区顶部；一个或多个厚绝缘物部分，形成在衬底顶面上的栅极电极上方，带有相邻的厚绝缘物部分之间的空间；一个或多个金属层，形成在衬底上方的厚绝缘物部分上方，其中穿过厚绝缘物部分之间的空间，所述的金属形成一个到衬底的自对准接头，其中一个集成的二极管形成在所述的自对准接头下方，其中所述的集成的二极管是一个快速回复二极管。
2.根据权利要求1所述的器件，其特征在于，其中配置金属、本体区和衬底，使集成二极管成为一个肖特基二极管。
3.根据权利要求1所述的器件，其特征在于，其中配置金属、本体区和衬底，使集成二极管成为一个低注入效率的P-N结二极管。
4.根据权利要求1所述的器件，其特征在于，其中栅极沟槽还包括一个位于栅极电极下方的屏蔽电极。
5.根据权利要求1所述的器件，其特征在于，还包括一个集电极区，其掺杂的导电类型与掺杂衬底相反，其中集电极区形成衬底的一侧，栅极沟槽形成在衬底的另一侧，使该器件成为一个绝缘栅双极晶体管(IGBT)。
6.一种用于制备半导体器件的方法，其特征在于，包括a)在半导体衬底上制备一个硬掩膜结构；b)在硬掩膜结构中形成开口；c)在硬掩膜结构中开口的侧壁上形成垫片；d)通过刻蚀衬底的裸露区域，形成栅极沟槽，其中垫片确定栅极沟槽的侧壁；e)在栅极沟槽的侧壁上，制备栅极绝缘物；f)用第一导电材料填充栅极沟槽，回刻第一导电材料，以形成第一导电区，其中导电材料区的顶面凹陷在衬底的顶面下方；g)在a)_f)之前、之中或之后，制备一个或多个源极区以及一个或多个本体区，其中本体区形成在衬底顶部的所选区域，源极区形成在本体区的顶部；并且h)在第一导电材料区上方，制备一个厚绝缘层，所述的厚绝缘层向上展伸至硬掩膜结构；并且i)将所述的厚绝缘层作为刻蚀掩膜，除去硬掩膜结构，使硬掩膜结构下方的半导体衬底裸露出来。
7.根据权利要求6所述的方法，其特征在于，还包括将厚绝缘层作为刻蚀掩膜，通过刻蚀到半导体衬底中，制备源极/本体接触沟槽。
8.根据权利要求7所述的方法，其特征在于，其中在所述的除去硬掩膜结构之后，无需制备额外的垫片，就可以制备源极/本体接触沟槽。
9.根据权利要求6所述的方法，其特征在于，在f)之前还包括在栅极沟槽中制备第二导电区，使第一导电区稍后形成在栅极沟槽中的第二导电区上方，并且在第一和第二导电区中间形成一个中间电极电介质层。
10.根据权利要求6所述的方法，其特征在于，还包括在所述的制备厚绝缘层之前，除去垫片。
11.根据权利要求10所述的方法，其特征在于，其中g)是在除去垫片之后进行。
12.根据权利要求6所述的方法，其特征在于，其中垫片是由氧化物或氮化物构成。
13.根据权利要求6所述的方法，其特征在于，其中硬掩膜结构是由一个三明治结构组成，并且含有一个形成在衬底上的薄氧化层，以及形成在薄氧化层上的两个或多个额外层。
14.根据权利要求13所述的方法，其特征在于，其中硬掩膜结构含有一个在薄氧化层上方的多晶硅层以及一个在多晶硅层上方的氮化层。
15.根据权利要求13所述的方法，其特征在于，其中硬掩膜结构含有一个氧化物-氮化物-氧化物(ONO)结构。
16.根据权利要求6所述的方法，其特征在于，在c)之前还包括穿过硬掩膜结构中所述的开口，刻蚀到半导体衬底中。
17.根据权利要求6所述的方法，其特征在于，其中在c)之前，没有穿过硬掩膜结构中所述的开口，刻蚀到半导体衬底中的步骤。
18.根据权利要求6所述的方法，其特征在于，还包括i)除去硬掩膜结构后，制备源极金属和栅极金属，其中集成二极管形成在金属和衬底之间的结处。
19.根据权利要求18所述的方法，其特征在于，其中步骤j)还包括除去硬掩膜结构后，在衬底上方制备一个金属扩散势垒。
20.根据权利要求18所述的方法，其特征在于，其中配置金属、本体区以及衬底，使集成二极管成为一个肖特基二极管。
21.根据权利要求18所述的方法，其特征在于，其中配置金属、本体区以及衬底，使集成二极管成为一个低注入效率的P-N结二极管。
22.根据权利要求6所述的方法，其特征在于，还包括在衬底的一侧，与形成栅极沟槽的一侧相对的地方，制备一个集电极区，其中集电极区的特点是，掺杂的极性与掺杂衬底相反，从而使半导体器件成为一个绝缘栅双极晶体管(IGBT)。
23.一种用于制备半导体器件的方法，其特征在于，包括在半导体衬底上制备一个具有缝隙的牺牲结构；在牺牲结构所述的缝隙处，在侧壁上制备一个或多个垫片；在垫片之间的半导体衬底中制备沟槽；在沟槽中制备栅极电极，通过栅极绝缘物，与半导体衬底绝缘，其中栅极电极的顶部从半导体衬底的表面凹陷；用厚绝缘物填充剩余的部分沟槽，至少填充到牺牲结构的顶部；除去牺牲结构，保留栅极电极上方的厚绝缘物；并且在之前被牺牲结构覆盖的区域中，形成到衬底的接头，使接头通过覆盖着栅极电极顶部的厚绝缘物，自对准到栅极沟槽。
24.根据权利要求23所述的方法，其特征在于，还包括在半导体衬底中，刻蚀接触沟槽，在接触沟槽中形成接头。
25.根据权利要求23所述的方法，其特征在于，还包括在接头下方制备肖特基二极管。
26.根据权利要求23所述的方法，其特征在于，还包括在接头下方制备低注入效率的P-N结二极管。
27.根据权利要求23所述的方法，其特征在于，还包括在所述的制备垫片之前，在牺牲结构所述的缝隙处，刻蚀到半导体衬底中。
28.根据权利要求23所述的方法，其特征在于，其中在所述的制备垫片之前，没有刻蚀到半导体衬底中的步骤。
全文摘要
本发明带有集成二极管的自对准沟槽MOSFET利用自对准方式，可以制备带有集成二极管的晶体管器件。这种器件包括一个掺杂的半导体衬底，具有一个或多个电绝缘的栅极电极，形成在衬底中的沟槽中。一个或多个本体区形成在每个栅极沟槽附近的那部分衬底中。一个或多个源极区以自对准的方式，形成在每个栅极沟槽附近的本体区顶部。一个或多个厚绝缘物部分形成在栅极电极上方，栅极电极在衬底的顶面上，带有相邻的厚绝缘物部分之间的间距。金属形成在厚绝缘物部分上方的衬底上方。金属穿过厚绝缘物部分之间的间距，构成到衬底的自对准接头。集成二极管形成在自对准接头下方。
文档编号H01L29/06GK102544100SQ20111032151
公开日2012年7月4日 申请日期2011年10月12日 优先权日2010年12月14日
发明者安荷·叭剌, 雷燮光 申请人:万国半导体股份有限公司