集成电感器及制造集成电感器的方法

专利名称：集成电感器及制造集成电感器的方法
技术领域：
此处描述的实施例涉及集成电感器，且尤其涉及具有磁的或软磁的芯结构的集成变压器、具有集成电感器或集成变压器的半导体结构以及用于将电感器或变压器集成到半导体结构中的方法。
背景技术：
电感器和变压器用于信号处理，诸如用于功率器件的栅极信号的处理。希望具有集成到器件中的电感器或变压器。具有可磁化芯结构的电感器和变压器通常通过薄膜技术制造，该薄膜技术包括印刷和粘贴以在衬底上建造这种电感器件。这种工艺采用高温，这限制了其应用。由于这些和其他原因，对于本发明存在需要。

发明内容
此处描述的特定实施例适合于但不限于具有环绕可磁化芯结构的至少一个线圈的电感器。此处描述的特定实施例适合于但不限于具有环绕可磁化芯结构的第一和第二线圈的变压器。此处描述的其他特定实施例适合于用于集成具有软磁或可磁化芯结构的电感器或变压器的方法。根据一个或更多实施例，提供一种用于将电感器集成到半导体衬底中的方法。该方法包括提供具有第一表面和第二表面的半导体衬底以及在该半导体衬底中形成至少第一沟槽和至少两个开口。第一沟槽和开口从第一表面延伸到半导体衬底中且第一沟槽具有环状形状。第一沟槽的一部分布置在两个开口之间。该方法还包括将软磁材料沉积到第一沟槽中以形成环状封闭可磁化芯结构，将导电材料沉积到开口中以形成通孔且在通孔之间形成电学连接。根据一个或更多实施例，提供一种用于将变压器集成到半导体衬底中的方法。该方法包括提供具有第一表面和第二表面的半导体衬底。在半导体衬底中形成用于可磁化芯结构的至少第一沟槽、用于环绕可磁化芯结构的第一部分的第一线圈的第一开口以及用于环绕可磁化芯结构的第二部分的第二线圈的第二开口。第一沟槽以及第一和第二开口从半导体衬底的第一表面延伸到半导体衬底中且第一沟槽具有环状路线或形状。第一开口与第一沟槽的第一部分相邻布置且第二开口与第一沟槽的第二部分相邻布置。该方法还包括将软磁材料沉积到第一沟槽中以形成环状封闭可磁化芯结构以及将导电材料沉积到第一和第二开口中以形成第一和第二通孔。半导体衬底的第二表面被处理以露出可磁化芯结构的一部分以及第一和第二通孔的端部。在处理的第二表面上形成绝缘层，且在绝缘层上形成电学交叉连接，电学交叉连接中的每一个电学连接一对相应通孔。根据本发明的一个或更多实施例，提供一种用于将变压器集成到半导体结构中的方法。该方法包括提供具有第一表面和第二表面的半导体衬底；蚀刻至少一个内部环状沟槽和环绕内部沟槽的外部环状沟槽到半导体衬底的第一表面中给定深度，该内部沟槽与外部沟槽空间隔开；以及蚀刻多个开口到半导体衬底中给定深度。该方法还包括将软磁材料沉积到内部沟槽和外部沟槽中以形成具有彼此绝缘的至少两个环状芯组件的环状封闭可磁化芯结构；将导电材料沉积到多个开口中以形成通孔处理半导体衬底的第二表面以露出通孔的端部；在处理的第二表面上形成绝缘层；以及在绝缘层上形成电学交叉连接，该电学交叉连接中的每一个电学连接一对相应通孔。根据一个或更多实施例，提供一种半导体结构。该半导体结构包括具有第一表面和第二表面的半导体衬底。该半导体结构还包括具有从第一表面延伸到半导体衬底中的至少第一沟槽的可磁化芯结构，该第一沟槽由软磁材料填充且形成第一封闭环状结构。至少第一线圈环绕可磁化芯结构的第一部分，该第一线圈具有从半导体衬底的第一表面延伸到第二表面的至少两个导电通孔。在半导体衬底的第二表面处在两个通孔之间形成电学交叉连接，且该电学交叉连接跨越可磁化芯结构的第一部分。可磁化芯结构的第一部分布置在通孔之间。当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优
点O


附图被包括以提供对实施例的进一步理解，其结合到本说明书中且构成本说明书的一部分。

了实施例，且与说明书一起用于解释本发明的原理。随着通过参考下面的详细描述更好地理解其他实施例和实施例的很多潜在优势，将容易意识到这些其他实施例和实施例的很多潜在优势。附图的元件没有必要彼此成比例。相似的参考数字指示相应的类似部件。图1说明根据一个实施例的集成变压器的平面图。图2A-2F说明根据一个实施例制造集成变压器的方法的工艺。图3A-3F说明根据一个实施例制造集成变压器的方法的工艺。图4说明根据一个实施例具有集成变压器的半导体结构。图5说明根据若干实施例的集成电路。
具体实施例方式在下面的详细描述中，对附图做出参考，附图形成本说明书的一部分且通过其中可以实践本发明的说明性特定实施例示出。就这方面而言，参考描述的(多个)附图的取向使用诸如“顶”、“底”、“前”、“后”、“前列”、“拖尾”等方向术语。因为实施例的组件可以以很多不同取向布置，方向术语用于说明性目的而绝非限制。应当理解，可以使用其他实施例， 且可以在不偏离本发明的范围的条件下做出结构或逻辑变化。因此下面的详细描述并不具有限制意义，且本发明的范围由所附权利要求限定。描述的实施例使用特定语言，其不应被解读为限制了所附权利要求的范围。应当理解，除非特别声明，此处描述的各个示例性实施例的特征可以彼此组合。例如，作为一个实施例的一部分说明或描述的特征可以与其他实施例的特征结合使用以得出另一实施例。旨在表明，本说明书包括这种修改和变化。当在本说明书中使用时，术语“横向”旨在描述平行于半导体衬底的主表面的取向。当在本说明书中使用时，术语“垂直”旨在描述垂直于半导体衬底的主表面布置的取向。在本说明书中，认为半导体衬底的第二表面由底面或背面形成，而认为第一表面由半导体衬底的上面、前面或主表面形成。因此，当在本说明书中使用时，术语“上”和“下” 考虑这种取向描述结构特征与另一结构特征的相对位置。术语“软磁芯”和“磁芯”以及“可磁化芯结构”旨在描述由“软磁”材料形成的结构，在施加外部磁场时，该“软磁”材料容易磁化和重新磁化。软磁材料的示例是非合金铁、 镍-铁合金和钴-铁合金。与“硬磁”材料不同，当场被去除时，这种材料不维持磁化、或仅被弱磁化。当提到半导体器件时，意味着至少是两端器件，示例是二极管。半导体器件还可以是诸如场效应晶体管(FET)、绝缘栅双极晶体管(IGBT)、结型场效应晶体管(JFET)以及晶闸管等的三端器件。半导体器件还可以包括多于三个端子。根据一个实施例，半导体器件是功率器件。集成电路包括多个集成器件。图1说明具有集成变压器的半导体结构的第一实施例。半导体结构1包括半导体衬底10，其一部分在图1中示出。图1是半导体衬底10的第一侧或表面的平面图。半导体结构1包括磁芯结构41，在本实施例中，该磁芯结构具有4个磁芯组件41a 至41d。磁芯组件41a至41d中的每一个具有环状形状且形成封闭磁环结构。在本实施例中，当从半导体衬底10的第一侧的平面图观看时，磁芯组件41a至41d具有矩形形状，但是也可以具有圆形、椭圆形、方形或任意其他环状形状。当从半导体衬底10的第一侧的平面图观看时，磁芯结构41包括至少一个内部芯组件41a和横向地环绕内部芯组件41a的外部芯组件41d。根据一个实施例，磁芯结构41 包括2个、3个、4个或更多磁芯组件，每个磁芯组件形成磁芯结构41的“叠层”(laminate) 或“变压器片”。如下面进一步描述，芯组件41a至41d彼此电学绝缘以避免涡流的形成。芯组件41a至41d集成到半导体衬底10中，其中每个芯组件41a至41d布置在半导体衬底10中形成的分离的沟槽中。用适于形成变压器芯的软磁材料部分或完全地填充每个沟槽。变压器还包括第一线圈M和第二线圈55。第一线圈M环绕磁芯结构41的第一部分。第二线圈阳环绕磁芯结构41的第二部分。每个线圈包括多个通孔43。第一组通孔43与磁芯结构41的第一部分相邻布置，而第二组通孔43与磁芯结构41的第二部分相邻布置。相应组的通孔43布置在磁芯结构41的相应部分的两侧。在本实施例中，第一线圈M和第二线圈55是环绕芯结构41的相应部分的螺旋线圈。线圈M、55还包括电学交叉连接51。每个交叉连接51电学连接与磁芯结构41的一部分相邻布置的一组的两个通孔43，两个通孔43中的一个布置在该部分的一侧且两个通孔43的另一个布置在该部分的另一侧。图1说明在半导体衬底10的第一表面或侧上形成的第一电学交叉连接51。第二电学交叉连接在半导体衬底10的第二侧或表面上形成且因此在图1中的视图之外。相对于图1的横向方向，图1中第一电学交叉连接51以倾斜方式行进以连接彼此位移的两个通孔43。第二电学交叉连接在基本平行于线AA'的取向中延伸以连接由第一电学交叉连接51连接的一对通孔中的一个通孔43与由另一第一电学交叉连接51连接的另一对通孔中的通孔43。此处，第一和第二线圈M、55中的每一个包括至少一个绕组，其中每个绕组由一对通孔和至少布置在半导体衬底10的第一侧上的第一电学交叉连接51以及布置在半导体衬底10的第二侧上的第二电学交叉连接形成。本领域技术人员将意识到，通孔和交叉连接的布置可以根据特定需要选择而不限于图1中说明的布置。在图1中示出的实施例中，第一线圈M包括5个绕组而第二线圈55包括3个绕组。本领域技术人员应当意识到，相应绕组的数目不限于此且尤其当考虑所需的变压器比时可以根据特定需要选择。提供垫5 和Mb以电学连接第一线圈M，而提供垫5 和55b以电学连接第二线圈55。当将变压器集成到半导体结构中时，第一和/或第二线圈54、55还可以与其他集成器件电学连接，使得垫Ma、54b、5 和5 或其中的一些并不必需提供。集成结构还可以包括电感器。在这种情况中，第一和第二线圈M、55其中之一可以省略。例如与通过薄膜技术形成电感器或变压器相比，相对于衬底区域，集成变压器或电感器呈现增加的电流密度。从下面进一步的描述显见，电感器和变压器可以使用刚好合适的处理温度集成到半导体衬底，使得采用的工艺不明显影响已经集成到半导体衬底的半导体器件或元件。由于磁芯结构，集成的变压器或电感器呈现相对高的质量。可以通过在从半导体衬底10的第一表面延伸到第二表面的深沟槽中提供芯组件 41a至41d获得相对于表面区域的增加的电流密度。当在剖面图中观看时，这种沟槽可以做得相对窄和深。这减小了用于形成磁的或可磁化的芯结构41所需的空间。具有这种软磁芯结构41的变压器或电感器尤其适于向功率器件或功率模块的栅极传输控制信号。因此，半导体结构可以包括至少一个功率器件以及电感器和/或变压器， 其中每一个都集成到相同的半导体衬底10中。如果需要分离的器件，则半导体结构可以仅包括变压器或电感器。参考图2A至2F，描述用于集成变压器的方法的第一实施例。图2A至2F说明沿着图1中的线AA'的剖面图。根据一个实施例，在半导体衬底中形成多个深沟槽。当从半导体衬底的主或第一表面观看时，深沟槽是封闭的环状。深沟槽彼此平行行进以形成多沟槽结构。例如通过电解沉积用软磁材料填充沟槽以形成多叠层芯结构。例如，通过蚀刻开口且使用诸如铜的导电材料填充它们，形成与芯结构相邻的通孔，以提供一个或更多线圈的绕组。开口和沟槽可以同时形成。通孔通过在半导体衬底的两侧形成的交叉连接彼此连接以完成绕组。深沟槽形成环状芯结构的垂直取向的芯叠层或组件。叠层或芯组件典型地通过绝缘层彼此绝缘。相邻芯组件或叠层之间的间隔可以做得很小以分别增加集成密度以及变压器和电感器的质量。更详细地，提供具有第一表面11和与第一表面11相对布置的第二表面12的半导体衬底10。半导体衬底10可以由适于制造半导体器件的任意半导体材料制成。这种材料的示例包括但不限于诸如硅(Si)的元素半导体材料；诸如碳化硅(SiC)或硅锗(SiGe)的 IV族化合物半导体材料；诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、氮化镓(GaN)、 氮化铝镓(AlGaN)、磷化镓铟(InGaP)或磷砷化镓铟(InGaAsP)的二元、三元或四元III-V族化合物半导体材料以及诸如碲化镉(CdTe)和碲镉汞(HgCdTe)的二元或三元II-VI族半导体材料等。上述半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于硅(SixCl-x)和SiGe 异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC和GaN材料。在本实施例中，硅用作半导体材料但是不限于此。半导体衬底10可以包括第一掺杂区域14和第二掺杂区域13。在本实施例中，第一掺杂区域14是η型的第一导电类型。在本实施例中，第二掺杂区域13是ρ型的第二导电类型。第一和第二掺杂区域13、14形成掩埋的ρη结16。本领域技术人员将意识到掺杂关系可以反转。在半导体衬底10的第一表面11上形成掩膜层30。掩膜层30例如可以包括氧化硅。其他材料也是适用的。典型地，掩膜层30是硬掩膜，其将保留在第一表面11上且将形成绝缘结构的一部分。掩膜层30包括用于限定沟槽以及后续在半导体衬底10中形成的开口的大小和位置的开口。通过使用各向异性蚀刻工艺，例如，等离子体蚀刻工艺，在半导体衬底10中形成深沟槽。深沟槽从第一表面11延伸到给定深度。例如，沟槽可以从第一表面11开始延伸， 完全穿过第一掺杂区域14和掩埋ρη结16，且部分地延伸到第二掺杂区域13中。典型地，使用相同的蚀刻工艺形成布置在芯区域21中的沟槽21a至21d以及与芯区域21相邻布置的开口 23。也可以使用不同的蚀刻工艺来形成沟槽21a至21d以及形成开口 23。蚀刻可以是单步工艺、双步工艺或多步工艺。在此处示出的实施例中，形成第一沟槽21a、第二沟槽21b、第三沟槽21c和第四沟槽21d，第一沟槽21a是内部沟槽，且其他沟槽21b至21d中的每一个相对于第一沟槽21a 是外部沟槽且横向地环绕第一沟槽21a。第三沟槽21c横向地环绕第二沟槽21b，而第四沟槽21d横向地环绕第三沟槽21c。从第一沟槽21a到第四沟槽21d，沟槽的横向“直径”增加。沟槽21a至21d中的每一个限定了芯组件，而开口 23中的每一个限定了在后续工艺中形成的通孔。如结合图1所述，当从第一表面11的平面图观看时，沟槽21a至21d中的每一个具有封闭环状形状。沟槽21a至21d彼此平行行进且彼此间隔给定距离。沟槽21a至21d以及开口 23的深度可以根据特定需要选择。例如，如下面所描述， 沟槽21a至21d以及开口 23可以具有大于半导体衬底10的最终厚度的深度。而且，沟槽 21a至21d的横向宽度可以小于开口 23的横向宽度。沟槽21a至21d的减小的横向厚度避免了在稍后形成的芯组件中的涡流。开口 23的横向厚度适合于最终半导体结构的电流密度。沟槽21a至21d的横向厚度可以相对小且例如可以介于约0.2Mm和约2 Mm之间。在如图2B所示的另一工艺中，分别在沟槽21a至21d和开口 23的侧壁部分和底部部分2 至22d和23a上形成绝缘层31。例如，露出的侧壁部分和底部部分2 至22d 和23分别被热氧化以形成氧化层，典型地二氧化硅层。备选地，氧化层可以通过CVD共形地沉积。如图2B所示，与掩膜层30相比，绝缘层31相对薄。通过沉积附加材料或通过氧化掩膜层30下的半导体材料，绝缘层31的形成还增加了掩膜层30的材料厚度。掩膜层30 的初始厚度被选择为使得半导体衬底10的第一表面11上的掩膜层30和绝缘层31的总材料厚度分别明显大于底部部分2 至22d和23a上的绝缘层31的厚度。在另一工艺中，绝缘层31被各向异性蚀刻以形成布置在沟槽21a至21d和开口 23 的侧壁上的绝缘侧墙(spacer)31。各向异性蚀刻工艺从底部部分2 至22d和23去除绝缘层，使得这些部分露出。所得的结构在图2B中说明。如图2C所示，在另一工艺中，在沟槽21a至21d中沉积软磁材料，而在开口 23中沉积高度导电的材料。典型地，沉积到沟槽21a至21d的材料不同于沉积到开口 23的材料。 合适的导电材料例如是铜和铝。软磁材料例如是可以电解沉积的铁。为此目的，半导体衬底10的第二表面12电学连接到阴极，而电解池的阳极布置在溶解合适的铁盐的电解电镀液中。电镀液的示例是包括氯化铁和氯化钙的溶液。半导体衬底10然后浸入到电镀液中。因为沟槽21a至21d的底部部分2 至22d露出，铁被沉积到底部部分2 至22d且成功地填充沟槽21a至21d。 在沉积的材料到达第一表面11之前，沉积可以停止以保持沉积到相应沟槽的材料彼此绝缘。因为半导体衬底10的其他部分分别被掩膜层30、绝缘层31和绝缘侧墙31覆盖，在半导体衬底10的其他部分上不发生沉积。为了避免开口 23中沉积铁，辅助材料用于部分填充开口 23，辅助材料在填充沟槽21a至21d之后去除。填充的沟槽2Ia至21 d中的每一个形成彼此间隔开的相应软磁芯组件4Ia至41 d。 相邻芯组件41a至41d之间的绝缘分别由掩膜层30、绝缘层31和绝缘侧墙31提供。可以在适度温度(例如在约200° C或更低)执行用于回火电化学沉积的铁的退火工艺。在从开口 23去除辅助材料之后，例如可以通过CVD或通过电化学沉积来沉积诸如铜的导电材料。为了避免铜沉积到沟槽21a至21d中，可以沉积临时覆盖沟槽21a至21d 的另一辅助材料。在沉积铜之前，可以在开口 23中形成诸如镍层的阻挡层。阻挡层防止铜的外扩散。图2C中说明所得的结构，其示出由形成通孔43的铜填充的开口 23。在另一工艺中，如图2D所示，在掩膜层30、31上沉积绝缘层32。在绝缘层32中形成开口以提供对于布置在开口 23中的通孔43的接入。在另一工艺中，在绝缘层32上形成电学连接通孔43的第一或正面金属化51。第一金属化51形成如图1描述的第一电学交叉连接51。部分第一金属化可以用于形成例如如图1所示的垫Ma、Mb、55a、55b，且用于形成用于已经集成到半导体衬底10的器件和电路的布线且用于形成变压器和这些器件或电路之间的电学连接。如图2E所示，诸如玻璃晶片的载体晶片60临时或永久附着到此处由第一金属化 51和绝缘层32形成的半导体结构的第一侧。半导体衬底10的第二表面12然后被处理以至少露出通孔43的端部43a。通孔43的端部43a和芯组件41a至41d的端部4 至42d 露出且从处理的第二表面12a凸出给定距离。第二表面12的处理可以包括蚀刻，例如结合图3A至3F进一步描述的电化学蚀亥IJ。其他工艺也是适用的。第二表面12的处理典型地导致第二掺杂区域13的去除。如图 2E所示，露出的第一掺杂区域14形成处理的第二表面12a。在图2F中，半导体衬底10被倒置，使得第一表面11现在处于图的下部。载体晶片60仍附着但是在此处没有示出。在进一步工艺中，在处理的第二表面1 上形成背面绝缘33且在背面绝缘33上形成背面或第二金属化52以形成电学交叉连接52，电学交叉连接52电学连接布置在一部分磁的或可磁化的芯结构41 一侧的第一通孔43和布置在该部分磁芯结构41的相对侧的第二通孔43，如图1所示。交叉连接51和52以及通孔43—同形成变压器的相应线圈的绕组。例如，可光结构化的环氧抗蚀剂可以用于形成背面绝缘33且形成其中的开口以允许对通孔43的端部43a的接入。图2F说明图1中说明的第一线圈M的绕组的一部分。第二金属化52可以用于半导体结构的其他部分中以用于形成用于诸如功率器件或集成电路的其他集成器件的局域布线且用于提供变压器和其他集成器件之间的电学连接。参考图3A至3F，将描述采用半导体衬底10的电化学蚀刻工艺以露出芯组件41a 至41d和通孔43的端部的另一实施例。相同的参考数字用于相应的特征。为了避免重复， 将省略或仅简要地总结上面已经描述的特征和工艺的描述。半导体衬底10包括形成第二掺杂区域的ρ掺杂半导体晶片13。半导体晶片13的第二表面形成半导体衬底10的第二表面12。在P掺杂半导体晶片I3的第一表面处形成高η掺杂掩埋层15。例如，诸如POCl3熔炉工艺的气相掺杂工艺可以用于掺杂半导体晶片
13。备选地可以使用其他掺杂工艺。在进一步的工艺中，在掩埋层15上沉积η掺杂外延层
14。尤其考虑功率器件所需的阻断电压，可以根据特定需要调节外延层14的厚度和掺杂浓度。在半导体晶片13的其余ρ掺杂区域和掩埋层15之间形成掩埋的ρη结16。在掩埋层15和外延层14之间形成ηη+结19。在进一步的工艺中，在半导体衬底10的第一表面11上形成掩膜层30。如上所述， 此处由形成第一掺杂区域的外延层14的露出的上表面形成第一表面11。在进一步的工艺中，如图:3Β所示，如上所述，沟槽21a至21d(图仅示出第一沟槽21a)和开口 23与绝缘沟槽25—同被蚀刻。形成的沟槽21a、25和开口 23从第一表面 11开始延伸，完全穿过外延层14、穿过掩埋层15、穿过ρη结16，且到达半导体晶片13中给定距离，该给定距离例如可以通过时间受控蚀刻来选择。绝缘沟槽25具有比第一沟槽21a小的横向厚度，且稍后用作器件绝缘26。形成的沟槽21a、25和开口 43的露出的侧壁和底部部分被掺杂以形成第一导电类型的掺杂区域 17，在本实施例中，该第一导电类型是η型。例如，诸如？0(13熔炉工艺的另一气相掺杂工艺可以用于掺杂半导体衬底10的露出的部分。掺杂区域17分别在沟槽21a、25和开口 23的底部部分22a、2 和23a与晶片13的ρ掺杂区域形成ρη结16。掺杂区域17在其他区域中与外延层14形成rm+结。ρη结16遵循沟槽21a、25和开口 23的底部部分的轮廓且与沟槽和开口间隔给定距离，该给定距离可以通过掺杂工艺调节。该距离例如可以是1至2Mm。 ρη结16还可以由掩埋层15和半导体晶片13的ρ区域形成。ρη结16用作后续蚀刻工艺中的电化学蚀刻停止且允许相对于η掺杂区域选择性地去除晶片13，尤其是选择性地去除 P掺杂区域。用于其他目的，可以形成其他沟槽。例如，可以在半导体衬底10的其他部分中蚀刻开口 23以例如形成内部布线的通孔。例如还可以形成沟槽21a以用于其他变压器或电感器。例如可以形成沟槽25以在需要时用于相邻器件之间的横向绝缘。沟槽25相对窄，以确保它们将被在后续工艺中沉积或形成的绝缘材料完全填充。当沟槽25的横向厚度不足以用于绝缘目的时，可以形成彼此相邻的两个或更多沟槽25，当填充绝缘材料时，这些沟槽一同形成横向器件绝缘。图3B说明一同形成横向器件绝缘沈的两个相邻沟槽25的形成。还可以在变压器的线圈之间集成绝缘沟槽25以改善线圈的绝缘。还可以在需要时在相同线圈的绕组之间形成绝缘沟槽25以改善绝缘。例如，用于形成用于线圈的通孔的开口 23中的每一个可以被绝缘沟槽25环绕。如上所述，根据特定需要选择相应沟槽21a、25和开口 23的厚度。在进一步的工艺中，如上所述，如图3C所示，绝缘层31被沉积且被回蚀以形成绝缘侧墙31。因为沟槽25相对窄，这些沟槽由绝缘层31的材料完全填充。绝缘层31的各向异性回蚀因此不导致侧墙的形成且尤其不露出沟槽25的底部部分。沟槽25保持由绝缘层 31的材料填充，且形成横向器件绝缘26。如上所述，然后形成通孔43和芯组件41a。在一些实施例中，绝缘沟槽25的横向厚度等于或小于绝缘层31的厚度的2倍。在其他工艺中，使用pn结16作为蚀刻停止去除晶片13，尤其是晶片13的其他ρ 掺杂区域。半导体晶片13例如可以通过电化学蚀刻而蚀刻，其中半导体衬底14的η掺杂区域15、17、14连接到电化学蚀刻池的阳极。半导体晶片13的ρ掺杂区域与电解蚀刻池的碱性电解液接触。电解液与惰性阴极接触。半导体衬底10被浸入到电解液中。在阳极和阴极之间施加电压。只要电解液没有到达pn结，则碱性电解液蚀刻ρ掺杂材料。在到达pn 结之前，施加在阳极和阴极之间的电压主要在pn结上下降。当蚀刻进行，使得电解液到达 pn结时，电压在电解液上下降且发生电化学氧化，这防止电解液进一步蚀刻半导体衬底。因此，蚀刻停止。这种在pn结且尤其在pn结的空间电荷区的边缘处停止的选择性蚀刻工艺的所得结构在图3D中示出。随后，执行时间受控蚀刻工艺以去除第二表面12处的其他半导体材料且露出第一沟槽21a的端部42a、开口 43的端部43a以及横向器件绝缘沈的端部^a。相应的端部从半导体衬底10的处理的第二表面1 凸出给定距离，该给定距离通过选择时间受控蚀刻工艺的蚀刻时间调节。该蚀刻工艺部分去除掩埋层15。所得的结构在图3E中说明。在图3F中，如上所述形成背面绝缘33。如上所述，进一步的工艺可以用于完成变压器。图4说明具有集成到相同半导体衬底110的多个器件和元件的半导体结构100的剖面图。包括其可磁化芯结构141的电感器或变压器IM集成在半导体器件的左边部分中。 电感器或变压器占用的区域以“L”指示。由于包括多个片状芯组件的软磁芯结构141集成到半导体衬底的相应沟槽，变压器或电感器1 具有高质量。电感器IM包括通孔161，该通孔可以像上面结合通孔43描述的那样形成。电容器区域“C”包括具有以上述通孔43的类似方式形成的内部电极164的电容器。然而，电极164可以具有板形形状以增加电容。其他电极由半导体衬底110形成，尤其由如上所述沿着蚀刻的沟槽的侧壁形成的高η掺杂区域162形成。内部电极164可以与通孔161—起形成。如上所述形成的绝缘层31可以用作电容器电介质。备选地，可以在沟槽侧壁上沉积其他绝缘材料以形成电容器电介质。还可以集成通孔区域“V”，其用于提供从半导体衬底100的第一侧111到第二侧 112的电学直通连接。通孔区域V可以包括一个或更多通孔163，该一个或更多通孔163可以是局域布线的一部分。通孔163可以与电感器IM的通孔161和内部电极164 —起形成。
再者，诸如二极管或场效应晶体管的半导体器件也可以集成到半导体结构100 中。“D”指示二极管区域，而“FET”指示晶体管区域。一般地，可以集成任意类型的单极或双极器件(或多个器件)以形成集成电路或诸如功率模块的模块。相邻器件之间的横向绝缘可以通过小沟槽“ I，，提供，该小沟槽“ I，，由如上面结合横向器件绝缘26的形成描述的绝缘材料填充。图4说明与内部电极164相邻的高η掺杂区域。如上所述，这种掺杂区域还典型地沿着其他沟槽结构形成。再者，高η掺杂区域布置在半导体衬底110的第二侧112处且作为初始掩埋层15的一部分。绝缘层135在半导体结构100的第一侧111处形成且如上所述嵌入诸如第一金属化51的局域金属化。在半导体结构100的第二侧112处，如上所述可以形成另外的绝缘层 138以嵌入诸如第二金属化52的局域金属化。绝缘层138例如可以是旋涂的环氧抗蚀剂。 在绝缘层138上，可以放置金属板或片155，例如，铜板。金属板巧5改善半导体结构100的热消散。例如，液体环氧抗蚀剂被带入半导体衬底100的第二侧上，然后金属板155被放置在其上，且然后在保持金属板155与其处于封闭和良好限定的空间关系的同时，旋转半导体衬底110，以迫使环氧抗蚀剂138填充金属板155和半导体衬底110之间的空间。这样做，可以形成相对薄的绝缘层138，这改善从半导体衬底110向金属板155的热消散。图5说明具有集成电感器“L”的集成电路的若干实施例。图fe说明降压变换器 (buck converter),图5b说明升压变换器(boost converter)，且图5c说明升降压变换器 (buck boost converter)。参考标号200指示负载，而参考标号210指示相应变换器的控制电路。这种电路受益于如此处描述的集成的高质量电感器。诸如“第一”、“第二”等术语用于描述各种元件、区域、部分等但是不限于此。贯穿说明书，相似的术语表示相似的元件。当在此使用时，术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，否则冠词“一”、“一个”和“该”旨在包括复数和单数。考虑上述范围的变型和应用，应当理解，本发明不受上述说明书限制，也不受附图限制。而是，本发明仅由所附权利要求及其等价限制。
权利要求
1.一种用于在半导体衬底中集成电感器的方法，包括 提供具有第一表面和第二表面的半导体衬底；在半导体衬底中形成至少第一沟槽和至少两个开口，该第一沟槽和该至少两个开口从第一表面延伸到半导体衬底中，该第一沟槽具有环状形状，该第一沟槽的一部分布置在该至少两个开口之间；将软磁材料沉积到该第一沟槽中以形成环状封闭可磁化芯结构； 将导电材料沉积到该至少两个开口中以形成通孔；以及在通孔之间形成电学连接。
2.根据权利要求1所述的方法，还包括在该第一沟槽和至少两个开口中沉积相应材料之前，在该第一沟槽和至少两个开口的侧壁上形成绝缘侧墙。
3.根据权利要求2所述的方法，还包括在该第一沟槽和至少两个开口的侧壁和底部部分上形成绝缘层； 各向异性蚀刻该绝缘层以从底部部分去除绝缘层以形成绝缘侧墙。
4.根据权利要求1所述的方法，其中软磁材料被电解沉积以形成芯结构。
5.根据权利要求1所述的方法，其中导电材料被电解沉积以形成通孔。
6.根据权利要求1所述的方法，还包括处理半导体衬底的第二表面以至少露出通孔的端部；以及在处理的第二表面处在通孔之间形成电学连接。
7.根据权利要求6所述的方法，还包括在处理半导体衬底的第二表面之前附着载体晶片到半导体衬底的第一侧。
8.根据权利要求1所述的方法，其中该半导体衬底包括第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，该第一和第二掺杂区域形成掩埋的Pn结，该第一掺杂区域从该半导体衬底的第一表面延伸到Pn结，该第二掺杂区域从该半导体衬底的第二表面延伸到pn结，该方法还包括各向异性蚀刻该第一沟槽和至少两个开口，使得它们穿过第一掺杂区域延伸且部分地延伸到第二掺杂区域中；至少掺杂该第一沟槽和至少两个开口的底部部分以形成第一导电类型的掺杂区域，该掺杂区域与第二掺杂区域形成pn结；以及相对于第一导电类型的掺杂区域选择性地蚀刻第二掺杂区域。
9.根据权利要求8所述的方法，其中使用pn结作为蚀刻停止电化学地蚀刻第二掺杂区域。
10.根据权利要求8所述的方法，还包括 执行另一蚀刻以露出通孔的端部。
11.一种半导体结构，包括半导体衬底，具有第一表面和第二表面；可磁化芯结构，包括从第一表面延伸到半导体衬底中的至少第一沟槽，该第一沟槽由软磁材料填充且形成第一封闭环状结构；以及至少第一线圈，其环绕可磁化芯结构的第一部分，该第一线圈包括至少两个导电通孔，从半导体衬底的第一表面延伸到第二表面，以及至少一个电学交叉连接，位于半导体衬底的第二表面在至少两个通孔之间， 其中，该电学交叉连接跨越可磁化芯结构的第一部分，其中该可磁化芯结构的第一部分布置在该至少通孔之间。
12.根据权利要求11所述的半导体结构，其中该可磁化芯结构还包括从第一表面延伸到半导体衬底中且形成第二封闭环状结构的第二沟槽，其中该第二沟槽由软磁材料填充且在剖面中平行于第一沟槽，该第一沟槽和该第二沟槽空间隔开且彼此电学绝缘。
13.根据权利要求11所述的半导体结构，还包括第二线圈，其环绕该可磁化芯结构的第二部分，该第二线圈包括从半导体衬底的第一表面延伸到第二表面的至少两个导电通孔以及该至少两个通孔之间的电学交叉连接，其中该电学交叉连接跨越该可磁化芯结构的第二部分，且其中该可磁化芯结构的第二部分布置在该至少两个通孔之间。
14.根据权利要求13所述的半导体结构，其中该第一线圈包括第一数目的绕组且该第二线圈包括不同于第一数目的绕组的第二数目的绕组。
15.根据权利要求11所述的半导体结构，其中该第一线圈包括多个绕组，其中每个绕组包括两个通孔和至少一个电学交叉连接。
16.根据权利要求11所述的半导体结构，还包括 集成在半导体衬底中的至少一个半导体器件。
17.根据权利要求16所述的半导体结构，其中该至少一个半导体器件电学连接到第一线圈。
18.根据权利要求11所述的半导体结构，其中通孔的端部从半导体器件的第二表面凸出ο
19.根据权利要求11所述的半导体结构，其中该第一沟槽延伸到第二表面，且其中该可磁化芯结构的一部分从第二表面凸出。
20.一种用于将变压器集成到半导体衬底中的方法，包括 提供具有第一表面和第二表面的半导体衬底；在半导体衬底中形成用于可磁化芯结构的至少第一沟槽、用于环绕可磁化芯结构的第一部分的第一线圈的第一开口和用于环绕可磁化芯结构的第二部分的第二线圈的第二开口，该第一沟槽以及第一和第二开口从半导体衬底的第一表面延伸到半导体衬底中，该第一沟槽具有环状形状，该第一开口与该第一沟槽的第一部分相邻布置，该第二开口与该第一沟槽的第二部分相邻布置；将软磁材料沉积到该第一沟槽中以形成环状封闭可磁化芯结构；将导电材料沉积到第一和第二开口中以形成第一和第二通孔；处理半导体衬底的第二表面以露出可磁化芯结构的一部分以及第一和第二通孔的端部；在处理的第二表面上形成绝缘层；以及在绝缘层上形成电学交叉连接，其中电学交叉连接中的每一个电学连接一对相应通孔。
21.根据权利要求20所述的方法，其中软磁材料被电解沉积。
22.根据权利要求20所述的方法，其中提供半导体衬底包括提供第二掺杂类型的半导体晶片，该半导体晶片具有第一表面和第二表面；以及在半导体晶片的第一表面上形成第一导电类型的外延半导体层，该外延层与半导体晶片形成掩埋的Pn结； 该方法还包括各向异性蚀刻该第一沟槽以及第一和第二开口到外延层中，使得第一沟槽以及第一和第二开口穿过掩埋的pn结延伸到半导体晶片中；掺杂该第一沟槽以及第一和第二开口的露出的侧壁和底部部分以形成第一导电类型的掺杂区域，该掺杂区域与半导体晶片形成pn结；以及使用pn结作为蚀刻停止蚀刻半导体晶片的第二掺杂类型区域。
23.一种用于将变压器集成到半导体结构中的方法，包括 提供具有第一表面和第二表面的半导体衬底；蚀刻至少内部环状沟槽和环绕内部沟槽的外部环状沟槽到半导体衬底的第一表面中给定深度，该内部沟槽与该外部沟槽空间隔开； 蚀刻多个开口到半导体衬底中给定深度；将软磁材料沉积到内部沟槽和外部沟槽中以形成包括彼此绝缘的至少两个环状芯组件的环状封闭可磁化芯结构；将导电材料沉积到多个开口中以形成通孔； 处理半导体衬底的第二表面以露出通孔的端部； 在处理的第二表面上形成绝缘层；以及在绝缘层上形成电学交叉连接，其中电学交叉连接中的每一个电学连接一对相应通孔。
24.根据权利要求23所述的方法，还包括将单极器件、双极器件和电容器中的至少一个集成到半导体衬底中。
25.根据权利要求M所述的方法，还包括 蚀刻至少一个绝缘沟槽到半导体衬底中；以及使用绝缘材料填充绝缘沟槽。
全文摘要
提供一种将电感器集成到半导体衬底中的方法。该方法包括提供具有第一表面和第二表面的半导体衬底以及在该半导体衬底中形成至少第一沟槽和至少两个开口。第一沟槽和开口从第一表面延伸到半导体衬底且第一沟槽具有环状形状。第一沟槽的一部分布置在两个开口之间。该方法还包括将软磁材料沉积到第一沟槽中以形成环状封闭可磁化芯结构、将导电材料沉积到开口中以形成通孔且在通孔之间形成电学连接。
文档编号H01F17/06GK102479685SQ201110367748
公开日2012年5月30日 申请日期2011年11月18日 优先权日2010年11月19日
发明者克勒纳 F. 申请人:英飞凌科技奥地利有限公司