用于减小纳米线晶体管中的寄生电阻的触点技术和配置的制作方法

用于减小纳米线晶体管中的寄生电阻的触点技术和配置的制作方法
【专利摘要】本发明的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端。
【专利说明】用于减小纳米线晶体管中的寄生电阻的触点技术和配置

【技术领域】
[0001] 本发明实施例通常涉及集成电路领域，且更具体地，涉及用于减小纳米线晶体管 中的寄生电阻的触点技术和配置。

【背景技术】
[0002] 包括例如处理器和/或存储器的集成电路器件持续缩小到更小的尺寸。晶体管尺 寸和/或间距的缩小可能会增加寄生外部电阻（Rext)，这可能会影响这些器件的性能。

【专利附图】

【附图说明】
[0003] 通过结合附图进行以下详细描述，实施例会容易理解。为了方便该描述，相同附图 标记指定相同的结构元件。实施例是通过示例而非限制的方式在附图的图中进行说明。
[0004] 图1示意性示出集成电路器件的顶视图。
[0005] 图2示意性示出根据一些实施例的沿集成电路器件的鳍状结构的截面侧视图。
[0006] 图3示意性示出根据一些实施例的横跨集成电路器件的鳍状结构的截面侧视图。
[0007] 图4是根据一些实施例的用于制造集成电路器件的方法的流程图。
[0008] 图5示意性示出本文描述的根据一些实施例的包括集成电路器件的示例性系统。

【具体实施方式】
[0009] 本发明的实施例提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在 下面详细描述中，对构成本发明一部分的附图进行参考，其中贯穿全文的相同的附图标记 指定相同的部分，且通过描述实施例而示出，本发明的主题可以实践。应当理解，在不脱离 本发明范围的情况下，可以使用其它实施例且可以进行结构或逻辑的变化。因此，下面的详 细描述不应被视为限制意义的，并且实施例的范围是由所附权利要求和它们的等价体来定 义。
[0010] 各种操作以最有助于理解所要求的主题内容的方式被描述为多个离散的顺序操 作。然而，描述的顺序不应被解释为应用这些操作必须依赖的顺序。
[0011] 对于本发明的目的，术语"A和/或B"的意思为（A)、⑶或（A和B)。对于本发 明的目的，术语"A，B，和/或C"指的是（A)、（B)、（C)、（A和B)、（A和C)、（B和C)或（A、B 和C)。
[0012] 描述将使用基于视角的描述，诸如顶部/底部、侧、之上/之下等。这样的描述只 是方便讨论，并不旨在将本文描述的实施例的应用限制在任何特定的方向。
[0013] 描述可使用术语"在一实施例中"或"在实施例中"，其可指一个或多个相同 或不同的实施例。此外，对于本发明实施例所使用的术语"包括（comprising)"，包括 (including) "、"具有（having) " 等是同义词。
[0014] 术语"与...耦合"及其衍生词可在文中使用。"耦合"可意味着以下的一种或多 种。"耦合"可意味着两个或多个元件直接物理或电接触。然而，"耦合"也可意味着两个或 多个元件互相非直接接触，但是仍然合作或相互作用，且可意味着一个或多个其它元件耦 合或元件之间连接，也就是说互相耦合。
[0015] 在不同实施例中，术语"形成或沉积在第二层上的第一层"可意味着第一层形成或 沉积在第二层之上，且至少第一层的一部分可直接接触（例如，直接物理和/或电接触）或 与第二层的至少一部分间接接触（例如，在第一层和第二层之间有一个或多个其它层）。
[0016] 文中使用的术语"模块"可以指的是部分或包括执行一个或多个软件或固件程序 的专用集成电路（ASIC)、电子电路、处理器（共享、专用或群）和/或存储器（共享、专用或 群）、组合逻辑电路和/或提供描述功能的其它合适的部件。
[0017] 根据不同的实施例，本发明描述了一种装置，包括半导体衬底；在半导体衬底上形 成的隔离层；包括纳米线材料的沟道层，其在隔离层上形成以为晶体管提供沟道；以及与 沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料并提 供晶体管的源极端或漏极端。
[0018] 在一些实施例中，至少一个平面维度基本上垂直于半导体衬底的形成有晶体管的 平面。该装置可进一步包括沉积在沟道层上且与沟道层外延耦合的外延膜，该外延膜被配 置为在至少一个平面维度上包围沟道层的纳米线材料并被设置在沟道层的纳米线材料和 触点的材料之间。
[0019] 在一些实施例中，沟道层的纳米线材料包括N-型或P-型半导体材料，且外延膜包 括III-V族半导体材料且具有从50埃到1000埃的厚度。
[0020] 在一些实施例中，沟道层与隔离层外延耦合，沟道层的纳米线材料包括锗（Ge)，夕卜 延膜包括选自由锗硅（SiGe)、锗（Ge)和锗锑化物（，GeSb)组成的组中的P-型半导体材料， 且该隔离层包括锗硅（SiGe)。
[0021] 在一些实施例中，隔离层是第一隔离层，且沟道层是第一沟道层。该装置可进一步 包括形成在第一沟道层上的第二隔离层和包括纳米线材料的形成在第二隔离层上的第二 沟道层，其中触点与第二沟道层耦合且配置为在至少一个平面维度上包围第二沟道层的纳 米线材料。
[0022] 在一些实施例中，触点是源极端。该装置可进一步包括与第一沟道层和第二沟道 层耦合的漏极端，该漏极端被配置为在至少一个平面维度上包围第一沟道层的纳米线材料 和第二沟道层的纳米线材料；以及与第一沟道层和第二沟道层耦合的栅极，该栅极被设置 在源极端和漏极端之间且被配置成控制晶体管的在源极端和漏极端之间的电流。
[0023] 在一些实施例中，半导体衬底包括硅（Si)，并且漏极端和源极端包括金属。该装置 可进一步包括在第二沟道层上形成的层间电介质（ILD)。该装置可进一步包括在半导体衬 底上形成的缓冲层，其中该缓冲层设置在半导体衬底和隔离层之间。
[0024] 根据不同的实施例，本发明描述了一种方法，包括提供半导体衬底；在半导体衬底 上沉积隔离层；在隔离层上沉积沟道层，该沟道层为晶体管提供沟道；以及形成与沟道层 耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的材料且提供晶体管的源 极端或漏极端。在一些实施例中，至少一个平面维度基本垂直于半导体衬底的其上形成晶 体管的平面。
[0025] 该方法可进一步包括在半导体衬底上沉积缓冲层，其中该缓冲层被设置在半导体 衬底和隔离层之间。在一些实施例中，沉积沟道层包括在隔离层上外延沉积沟道层。在一 些实施例中，形成触点包括使用蚀刻工艺选择性地去除隔离层的材料，并沉积金属以替代 隔离层的被选择性去除的材料，从而形成触点。在一些实施例中，形成触点进一步包括在沉 积金属以形成触点之前，在沟道层上外延沉积外延膜，该外延膜被配置为在至少一个平面 维度上包围沟道层的材料且被设置在沟道层的材料和触点的材料之间。
[0026] 在一些实施例中，外延膜包括P-型材料，沟道层的材料包括锗（Ge)纳米线材料， 且隔离层包括锗硅（SiGe)。
[0027] 在一些实施例中，该隔离层是第一隔离层，且该沟道层是第一沟道层。该方法进一 步包括在第一沟道层上沉积第二隔离层且在第二隔离层上沉积第二沟道层，其中触点与第 二沟道层耦合且被配置为在至少一个平面维度上包围第二沟道层的材料。
[0028] 在一些实施例中，触点是源极端。该方法可进一步包括形成与第一沟道层和第二 沟道层耦合的漏极端，该漏极端被配置为在至少一个平面维度上包围第一沟道层的材料和 第二沟道层的材料；以及形成与第一沟道层和第二沟道层耦合的栅极，该栅极被设置在源 极端和漏极端之间且被配置成控制晶体管的在源极端与漏极端之间的电流。在一些实施例 中，该方法可包括在第二沟道层上沉积层间电介质（ILD)。
[0029] 根据不同的实施例，本发明描述了包括处理器和与处理器耦合的存储设备的系 统，该处理器或存储设备包括半导体衬底；在半导体衬底上形成的隔离层；包括纳米线材 料的沟道层，其在隔离层上形成，该沟道层用于提供晶体管的沟道；以及与沟道层耦合的触 点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极 端或漏极端。在一些实施例中，至少一个平面维度基本上垂直于半导体衬底的其上形成有 晶体管的平面。
[0030] 该系统可进一步包括设置在沟道层上且与沟道层外延耦合的外延膜，该外延膜被 配置为在至少一个平面维度上包围沟道层的纳米线材料且被设置在沟道层的纳米线材料 和触点的材料之间。
[0031] 在一些实施例中，沟道层的纳米线材料包括N-型和P-型半导体材料，且外延膜包 括III-V族半导体材料且具有从50埃到1000埃的厚度。
[0032] 在一些实施例中，沟道层与隔离层外延耦合，沟道层的纳米线材料包括锗（Ge)，夕卜 延膜包括选自由锗硅（SiGe)、锗（Ge)和锗锑化物（GeSb)组成的组中的P-型半导体材料， 并且隔离层包括锗硅（SiGe)。
[0033] 在一些实施例中，隔离层是第一隔离层，且沟道层是第一沟道层。该系统可进一步 包括在第一沟道层上形成的第二隔离层以及包括纳米线材料的在第二隔离层上形成的第 二沟道层，其中触点与第二沟道层耦合且被配置为在至少一个平面维度上包围第二沟道层 的纳米线材料。
[0034] 在一些实施例中，触点是源极端。该系统可进一步包括与第一沟道层和第二沟道 层耦合的漏极端，该漏极端被配置为在至少一个平面维度上包围第一沟道层的纳米线材料 和第二沟道层的纳米线材料；以及与第一沟道层和第二沟道层耦合的栅极，该栅极设置在 源极端和漏极端之间且被配置成控制晶体管在源极端和漏极端之间的电流。
[0035] 在一些实施例中，半导体衬底包括硅（Si)，漏极端包括金属，源极端包括金属，且 栅极包括金属。在一些实施例中，该系统进一步包括在半导体衬底上形成的缓冲层，其中缓 冲层设置在半导体衬底和隔离层之间。在一些实施例中，该系统为手持式计算装置、平板电 脑或智能手机。
[0036] 图1示意性示出集成电路（1C)器件100的顶视图。1C器件100可包括在半导体 衬底（例如，图2的半导体衬底102)上形成的一个或多个鳍状结构（在下文称为"鳍状结 构105"）。鳍状结构105可包括例如沉积以形成1C器件100的一个或多个晶体管的堆叠 层（例如，第一沟道层108,第二隔离层110和第二沟道层112)。例如，1C器件100可包括 被形成以提供一个或多个晶体管的源极端116和/或漏极端118的触点。可形成栅极120 以控制流过晶体管的源极端116和漏极端118之间的沟道层（例如，第二沟道层112)的电 流。
[0037] 电绝缘材料（诸如层间电介质（ILD)材料114)可被沉积，以隔离1C器件100的 组件。在所描述的图1的顶视图中，可覆盖鳍状结构105部分的ILD材料114未显示以避 免模糊下层的特征。
[0038] 图2示意性示出根据一些实施例的沿1C器件100的鳍状结构的截面侧视图。例 如，截面侧视图可表示图1的沿线AB的视图。在一些实施例中，鳍状结构105包括通过隔 离层互相电绝缘的至少两个沟道层（例如，第一沟道层108、第二隔离层110和第二沟道层 112)。在一些实施例中，鳍状结构105可附加地包括一个或多个缓冲层104、第一隔离层 106、和/或半导体衬底102的部分。在1C器件100不包括多个沟道层的一些实施例中，鳍 状结构105可仅包括第一沟道层108、或第一隔离层106和第一沟道层108。
[0039] 1C器件100可在半导体衬底102上形成。在一些实施例中，半导体衬底102可包 括硅。例如，半导体衬底102可包括N-型或P-型（100)偏取向（off-oriented)硅，半导 体衬底102的结晶方向按照惯例（xyz)来标识，其中X、 7和z分别代表各自在三维空间中 垂直于另一个的晶面。半导体衬底102可例如包括以朝向（110)方向在大约2度到大约8 度之间的范围内切断（off-cut)方向（100)的材料。可使用其它切断取向或没有切断取向 的另一半导体衬底102。切断可以消除反相边界。半导体衬底102可具有在大约1Ω- cm到 大约50kQ-cm之间的高电阻率。在其它实施例中，半导体衬底102可包括其它材料。
[0040] 半导体衬底102可以是使用体硅或绝缘体上硅结构的晶体衬底。在其它实施方式 中，半导体衬底102可使用替代材料来形成，其可能或可能不与硅结合，该替代材料包括但 不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。此外，分类为III-V族或IV 族材料的材料也可用于形成衬底。尽管本文描述了可形成半导体衬底102的材料的很少几 个示例，然而可以用作基础（半导体器件可被构建在该基础上）的任何材料均落在本发明 的精神和范围内。在其它实施例中，半导体衬底102可包括其它材料。在一些实施例中，半 导体衬底102是晶圆的分割管芯的一部分。
[0041] 在一些实施例中，一个或多个缓冲层（例如，下文称为"缓冲层104"）可在半导体 衬底102上形成。缓冲层104可例如利用包括例如一个或多个III-V族半导体材料和/或 一个或多个II-VI族半导体材料或它们的组合的半导体材料的原子双层来填充半导体衬 底102的顶部。在一些实施例中，缓冲层104可提供虚拟极性的半导体衬底102。缓冲层 104可进一步用作在半导体衬底102和其它层（例如，第一隔离层106)之间缓冲位错线程 和/或提供控制晶格失配（例如，应力松弛）。缓冲层104可包括N-型或P-型材料系统。 在实施例中，缓冲层104包括砷化镓（GaAs)。缓冲层104可以是外延沉积。在实施例中，一 个或多个缓冲膜通过外延沉积工艺来沉积。外延沉积工艺可包括例如分子束外延（MBE)、原 子层外延（ALE)、外延生长、化学束外延（CBE)、金属有机化学气相沉积（MOCVD)或其组合。 在其它实施例中可使用其它合适的沉积方法。
[0042] 可在半导体衬底102上形成堆叠层。例如，第一隔离层106可在半导体衬底 102 (例如，在缓冲层104上）上形成，第一沟道层108可在第一隔离层106上形成，第二隔 离层110可在第一沟道层108上形成，且第二沟道层112可在第二隔离层110上形成。第一 隔离层106、第一沟道层108、第二隔离层110和第二沟道层112可通过外延沉积工艺形成。 在一些实施例中，如所描述的，层106、108、110和112是直接接触。在未使用缓冲层104的 实施例中，第一隔离层106可与半导体衬底102直接接触。
[0043] 第一沟道层108可为第一晶体管提供沟道，且第二沟道层112为堆叠的多晶体管 配置的第二晶体管提供沟道。例如，当1C器件100处于操作时，基于通过栅极120施加到 第一和/或第二沟道层108、112的电压，电流可以均匀地从源极端116通过第一和/或第 二沟道层1〇8、112注入到漏极端118。
[0044] 第一沟道层108和第二沟道层112可包括各种合适的材料，其包括N-型或P-型 材料系统。在一些实施例中，第一和第二沟道层1〇8、112可包括例如，锗、硅、IV、III-V或 II-VI族半导体材料的半导体材料，或相似的沟道材料。第一和第二沟道层108U12的材 料可包括纳米线材料。在一些实施例中，用于第一和/或第二沟道层1〇8、112的材料可包 括材料系统，其包括镓（Ga)、砷（As)、铟（In)、锑（Sb)、锗（Ge)、硅（Si)等、或它们的组合。 例如，第一和/或第二沟道层1〇8、112可包括锗（Ge)、锗硅（SiGe)、锑化铟（lnSb)、锑化镓 (GaSb)、锑化铟镓（lnGaSb)、砷化镓（GaAs)、铟镓砷（lnGaAs)等、或它们的组合。在一实施 例中，第一沟道层108使用诸如砷化镓（GaAs)纳米线材料的III-V族半导体材料形成，且 第二沟道层112使用锗（Ge)纳米线材料形成。第一和/或第二沟道层108U12的材料可 以有比第一和/或第二隔离层106U10的材料小的带隙。在其它实施例中，可使用其它合 适的沟道材料。
[0045] 第一隔离层106和第二隔离层110可为第一沟道层108和第二沟道层112提供电 绝缘势垒。根据不同的实施例，第一和第二隔离层106U10包括相对于第一和第二沟道层 108、112材料电绝缘的材料。沉积以形成隔离层106U10的材料可包括例如IV族、III-V 族或II-VI族半导体材料和/或其它电绝缘材料，诸如二氧化硅（Si02)等。例如，在一些 实施例中，第一和/或第二隔离层106U10的材料包括Si0 2、铝（A1)、砷（As)、镓（Ga)、锑 (Sb)、铟（In)和/或其组合。在Ge、SiGe或GaAs用于沟道（例如，第一和/或第二沟道层 108、112)的实施例中，砷化铝（AlAs)或镓铝砷（AlGaAs)可用于隔离（例如，第一和/或第 二隔离层106、110)。在InSb、InGaSb或GaSb用于沟道的实施例中，铝铟锑（InAlSb)可用 于隔离。在InGaAs用于沟道的实施例中，铟铝砷（InAlAs)可用于隔离。可在其它实施例 中使用其它或另外的材料。
[0046] 用于隔离层106U10的材料可基于相邻层的晶格匹配、电隔离特性和/或用于形 成触点（例如，116U18)或栅极（例如，120)的蚀刻工艺的蚀刻选择性来选择。例如，可选 择的一种材料，其允许蚀刻隔离层106、110的材料，但不允许蚀刻沟道层108、112的材料。 例如，在一实施例中，当GaAs和/或Ge纳米线材料用于沟道层108、112时，选择AlAs用于 隔尚层106、110。
[0047] 在一些实施例中，层104、106、108、110、112每一个可由多层或多个膜（未示出） 组成。例如，隔离层106U08或沟道层108U12可均具有提供晶格匹配以使第一材料可外 延沉积在下层上的沉积的第一材料层、提供比第一材料层更好的沟道/隔离性能的第二材 料层、和/或提供晶格匹配的第三材料层，以使另一层的材料可外延沉积在第三材料层上。 层104、106、108、110、112的组件材料层可选择其它特性，例如，在一些实施例中的蚀刻选 择性。在其它实施例中，在层104、106、108、110、112的每个中可使用比描述的更多或更少 的材料层。
[0048] 在一些实施例中，栅极堆叠体（下文称为"栅极120"）可与第一沟道层108和第 二沟道层112电耦合。栅极120可配置成控制源极端116和漏极端118之间的第二沟道层 112中的电流。栅极120可进一步配置成控制源极端116和漏极端118之间的第一沟道层 108的电流。栅极120可与第一和/或第二沟道层108、112电容耦合。栅极120可包括至 少两层，栅极电介质层和栅极电极层。栅极电介质层可由诸如二氧化硅（Si02)或高-k材 料之类的材料形成。可用于栅极电介质层的高_k材料的示例包括但不限于：氧化铪、铪硅 氧化物、氧化镧、氧化镧错、氧化锫、锫氧化娃、氧化钽、钛氧化物、钡银钛氧化物、氧化钛钡、 银钛氧化物、氧化钇、氧化错、铅氧化钽钪、以及铅锌银酸。在一些实施例中，在使用高-k材 料时，在栅极电介质层上执行退火工艺以提高其质量。
[0049] 栅极电极层形成在栅极电介质层上且可由至少一个P-型功函数金属或N-型功函 数金属构成，这取决于晶体管是PM0S还是NM0S晶体管。在一些实施方式中，栅极电极层可 由两层或更多的金属层构成，其中至少一层金属层是功函数金属层，且至少一层金属层是 填充金属层。
[0050] 对于PM0S晶体管，可用于栅极电极的金属包括但不限于：钌、钯、钼、钴、镍和导电 金属氧化物，例如，氧化钌。P-型金属层形成具有在大约4. 9eV和大约5. 2eV之间的功函 数的PM0S栅极电极。对于NM0S晶体管，用于栅极电极的金属包括但不限于：铪、锆、钛、钽、 铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化 铝。N-型金属层将形成具有在大约3. 9eV和大约4. 2eV之间的功函数的NM0S栅极电极。
[0051] 在本发明的实施方式中，一对隔离物托住栅极堆叠体。隔离物可以由诸如氮化硅、 氧化硅、碳化硅、掺杂碳的氮化硅和氧氮化硅的材料形成。形成隔离物的工艺在本领域众所 周知且通常包括沉积和蚀刻工艺步骤。
[0052] 栅极绝缘体122可设置在栅极120和半导体衬底102之间，如图所示，以电隔离栅 极120和避免局部平面型器件在栅极120的最靠近半导体衬底102的底部产生电势。在一 些实施例中，栅极绝缘体122包括Si0 2。在其它实施例中，栅极绝缘体122可由其它合适的 材料组成。
[0053] 源极端116和漏极端118可通过与第一和第二沟道层108、112直接接触而耦合。 在一些实施例中，源极端116可以是电压源源极（Vss)触点。在一些实施例中，漏极端118 可以是电压源漏极（Vdd)触点。
[0054] 与源极端116和漏极端118对应的源极区和漏极区相邻于栅极120而形成。源极 区和漏极区可使用注入/扩散工艺或蚀刻/沉积工艺来形成。在先前工艺中，诸如硼、铝、 锑、磷、或砷之类的掺杂物可离子注入到衬底中，以形成源极区和漏极区。离子注入工艺之 后通常是退火工艺，其活化掺杂物并使其扩散。在后续工艺中，首先可蚀刻堆叠层的材料以 在源极区和漏极区的位置处形成凹陷。然后执行外延沉积工艺以利用诸如锗硅或碳化硅的 硅合金填充凹陷，从而形成源极区和漏极区。在一些实施方式中，外延沉积硅合金可利用诸 如硼、砷或磷的掺杂物原位掺杂。在另外的实施方式中，可选的材料可沉积在凹陷中，以形 成源极区和漏极区，例如锗或III-V族材料或合金。
[0055] 在一些实施例中，源极端116和漏极端118可包括任何适合的导电材料，包括例如 金属。在一些实施例中，源极端116和漏极端118可包括铜（Cu)、金（Au)、钨（W)、钛（Ti)、 钽（Ta)、钼（Pt)、镍（Ni)、钴（Co)、铑（Rh)、钌（Ru)、钯（Pd)、铪（Hf)、锆（Zr)或铝（AI)、或 者它们的组合。在一些实施例中，源极端116和漏极端118可包括金属氮化物，例如，氮化钛 (TiN)、氮化钨（WN)或氮化钽（TaN)、或它们的组合。在一些实施例中，源极端116和漏极端 118可包括金属硅化物，例如，硅化钛（TiSi)、硅化钨（WSi)、硅化钽（TaSi)、硅化钴（CoSi)， 硅化钼（PtSi)、硅化镍（NiSi)或它们的组合。在一些实施例中，源极端116和漏极端118 可包括金属氮化硅，例如，钛氮化硅（TiSiN)，或钽氮化硅（TaSiN)或它们的组合。在一些 实施例中，源极端116和漏极端118可包括金属碳化物，例如碳化钛（TiC)、碳化锆（ZrC)、 碳化钽（TaC)、碳化铪（HfC)或碳化铝（A1C)、或它们的组合。在一些实施例中，源极端116 和漏极端118可包括金属氮化碳，例如，碳氮化钽（TaCN)、碳氮化钛（TiCN)、或它们的组合。 在一些实施例中，源极端116和漏极端118可包括导电金属氧化物（例如，氧化钌）。在一 些实施例中，可使用不同金属的多层，来形成源极端116和漏极端118。在其它实施例中，源 极端116和漏极端118可包括其它合适的材料。
[0056] 在一些实施例中，栅极120可相对于触点（例如，源极端116和漏极端118)具有 更多的矩形形状轮廓。也就是说，在一些实施例中，如描述的，源极端116和漏极端118相 对于栅极122的轮廓具有更加锥形的轮廓。栅极122的轮廓可由于可用来形成栅极122的 图案化工艺而更加矩形化。例如，替代金属栅极（RMG)工艺可用来形成栅极122,以致于首 先使用牺牲材料形成伪栅极，该牺牲材料随后被去除并采用另一栅极材料来替代。源极端 116和漏极端118可使用传统的图案化来形成，该传统的图案化不使用伪触点或牺牲材料 来形成用于触点的沟槽。
[0057] -个或多个层间电介质（ILD)沉积在M0S晶体管之上。ILD层（例如，第一 ILD层 160和第二ILD层170)可使用在集成电路结构中对于其应用已知的电介质材料（例如低-k 电介质材料）来形成。可使用的电介质材料的示例包括但不限于二氧化硅（Si02)、碳掺杂 氧化物（CD0)、氮化硅、诸如八氟环丁烷或聚四氟乙烯的有机聚合物、氟硅玻璃（FSG)、以及 诸如倍半硅氧烷、硅氧烷的有机硅酸酯、或有机硅酸盐玻璃。ILD层包括孔或其它空隙，以进 一步降低其介电常数。
[0058] 在一些实施例中，如所描述的，栅极122设置在第一 ILD层160中，且触点（例如 源极端116和漏极端118)形成/设置在第二ILD层160和第一 ILD层160中。
[0059] 如在图2的截面侧视图可看到，在一些实施例中，源极端116、漏极端118和栅极 120中的每个的部分均可设置在第一沟道层108和第二沟道层112之上和之下。根据不同 的实施例，源极端116被配置为在至少一个平面维度上包围第一和/或第二沟道层108、112 的材料。例如，源极端116的材料可环绕第一沟道层108以完全包围沟道材料。同样地，漏 极端118和栅极120可配置为在至少一个平面维度上包围第一和/或第二沟道层108U12 的材料。在一些实施例中，该平面维度可以垂直于半导体衬底102的形成有1C器件100的 平面（例如，该平面维度处于图1的截面线CD处的页面的里面或外面）。
[0060] 图3示意性示出根据一些实施例的横跨1C器件100的鳍状结构（例如，图1的鳍 状结构105)的截面侧视图。例如，截面侧视图可示出沿着图1的线CD的视图。截面侧视 图示出触点（例如，源极端116)材料如何定位以包围在横截面的平面中的第一和/或第二 沟道层1〇8、112的材料。应注意到，尽管图3仅示出穿过源极端116的横截面，相对于第一 和/或第二沟道层108、112,同样或相似的配置可用于漏极端118或栅极120。
[0061] 根据不同的实施例，外延膜111可在第一和/或第二沟道层1〇8、112上形成。如 图所示，外延膜111可与第一和/或第二沟道层108、112外延耦合，且可配置为在至少一个 平面维度上包围第一和/或第二沟道层108、112的材料。外延膜111可设置在沟道层材料 和触点（例如，图2的源极端116或漏极端118)材料之间。可沉积触点材料以封装或基本 上封装外延膜111。外延膜111可在第一和/或第二沟道层1〇8、112的材料（例如，半导 体）和触点材料（例如，金属）之间提供额外的表面积，其可以减小1C器件100的外部电 阻（Rext)。
[0062] 外延膜111可包括各种合适的材料，包括例如半导体材料。在沟道层（例如，108 或112)由III-V族纳米线材料组成的实施例中，外延膜111可包括η-掺杂材料，例如铟镓 砷（InGaAs)、铺化铟（InSb)、砷化镓（GaAs)等。在沟道层由锗（Ge)纳米线材料组成的实 施例中，外延膜111可包括P-掺杂材料，例如锗硅（SiGe)、锗（Ge)、锗锑（GeSb)等。在沟 道层由硅（Si)纳米线材料组成的实施例中，外延膜111包括未掺杂、η-掺杂或p-掺杂材 料，例如锗硅（SiGe)、硅（Si)等。外延膜111可具有从50埃到1000埃范围的厚度。在其 它实施例中，外延膜111可包括其它材料和/或厚度。
[0063] 图4是根据一些实施例的用于制造1C器件（例如图1-3中的1C器件100)的方 法400的流程图。在402中，该方法包括提供半导体衬底（例如，图2-3中的半导体衬底 102)。
[0064] 在404中，该方法400可进一步包括在半导体衬底上沉积隔离层（例如，图2的第 一隔离层106)。在一些实施例中，在半导体衬底上形成的缓冲层（例如，图2的缓冲层104) 上沉积隔离层。在未使用缓冲层的其它实施例中，可在半导体衬底上沉积隔离层。
[0065] 在406中，该方法400可进一步包括在隔离层上沉积沟道层（例如，图2的第一沟 道层108)。隔离层和沟道层可通过外延沉积工艺来沉积，以使隔离层与其上沉积的材料外 延耦合，并且沟道层与隔离层外延耦合。根据单个沟道层用于1C器件的各种实施例，该方 法400可跳过在408和410中的动作，并且可在416中形成一个或多个触点，并且该一个或 多个触点与在406形成的沟道层耦合。
[0066] 在408中，该方法400可进一步包括在沟道层上沉积另一隔离层（例如，图2的第 二隔离层110)，并且在410中在另一隔离层上沉积另一沟道层。当使用多个沟道层（例如， 图2的第二沟道层112)来形成1C器件时，可执行在408和410中的动作。可重复在408 和410中的动作，以提供用于1C器件的期望的多个沟道层。其它隔离层和其它沟道层可外 延沉积且可外延耦合在一起。在404、406、408和410中沉积的层可外延沉积，以形成堆叠 层。
[0067] 在412中，该方法400可进一步包括形成一个或多个鳍状结构（例如，鳍状结构 105)。在404和406中（且可能在408和410中）形成的堆叠层可使用例如光刻和/或蚀 刻图案来图案化，以提供至少具有在406中形成的沟道层的一个或多个鳍状结构，且在一 些实施例中，进一步包括在408和410中形成的隔离层和沟道层。图案化可包括例如定义 鳍状结构的图案并根据提供鳍状结构的图案来去除堆叠层的材料的光刻和/或蚀刻工艺。 在一些实施例中，一个或多个鳍状结构可进一步包括在404中形成的隔离层。1C器件的三 维（3D)晶体管结构可使用一个或多个鳍状结构来形成。可沉积电绝缘材料（例如，图1-3 中的ILD材料114)，以有助于图案化工艺和/或1C器件的电隔离部件。
[0068] 在414中，该方法400可进一步包括形成与沟道层耦合的一个或多个触点（例如， 图1-3中的源极端116和/或图1-2中的漏极端118)，该触点被配置为在至少一个平面维 度上包围沟道层的材料。可使用诸如光刻和/或蚀刻工艺的图案化工艺来形成一个或多个 触点。在一些实施例中，通过使用选择性蚀刻工艺选择性去除隔离层（例如，一个或多个鳍 状结构）的材料来形成一个或多个触点。例如，可使用蚀刻剂来去除ILD材料和沉积的隔 离层的材料但不去除沉积的沟道层的材料。在一些实施例中，外延膜（例如，图3的外延膜 111)可在沟道层的暴露的材料上外延沉积。可沉积导电材料（例如，金属），以替代隔离层 的被去除的材料，从而形成一个或多个触点。在一些实施例中，可直接在沟道层的材料上沉 积触点的材料。在使用外延膜的其它实施例中，可在外延膜的材料上直接沉积触点的材料。 [0069] 在416中，该方法400可进一步包括形成与沟道层耦合的栅极（例如，图1-2中的 栅极120)。可根据任何适合的工艺，包括例如替代金属栅极（RMG)流程（其可包括例如使 用中间伪（例如，临时的）栅极材料），来形成栅极。在一些实施例中，在伪栅极取出后，隔 离层的材料在栅极区中通过蚀刻工艺被选择性地去除（例如，剩下沟道层）且利用高-k/ 金属栅极堆叠体来替代。可沉积栅极材料，以在至少一个平面维度上包围与触点相似的沟 道层的材料。该方法400可与图1-3描述的实施例一致。
[0070] 本发明的实施例可使用合适的硬件和/或软件配置为所需的，而实施到系统中。 图5示意性示出本文描述的根据一些实施例的包括集成电路器件（例如，图1-3中的1C器 件100)的示例性系统。
[0071] 在一实施例中，系统500包括一个或多个处理器504。系统500可进一步包括与处 理器504中的至少一个耦合的系统控制模块508、与系统控制模块508耦合的系统存储器 512、与系统控制模块508耦合的非易失性存储器（NVM) /储存器516、以及与系统控制模块 508耦合的一个或多个通信接口 520。在一些实施例中，一个或多个处理器504中的至少一 个包括本文描述的集成电路器件（例如，图1-3中的1C器件100)。
[0072] 用于一个实施例的系统控制模块508可包括任何合适的接口控制器，以为用于处 理器504中的至少一个和/或任何合适的器件或部件的任何合适的接口提供与系统控制模 块508的通信。
[0073] 系统控制模块508可包括存储控制器模块510,以提供到系统存储器512的接口。 存储控制器模块510可以是硬件模块、软件模块和/或固件模块。
[0074] 系统存储器512可用来加载和存储数据和/或指令，例如用于系统500。用于一实 施例的系统存储器512可包括任何合适的易失性存储器，例如合适的动态随机存取存储器 (DRAM)。在一些实施例中，系统存储器512可包括本文描述的1C器件（例如，图1-3中的 1C 器件 100)。
[0075] 用于一个实施例中的系统控制模块508可包括一个或多个输入/输出（I/O)控制 器，以提供到NVM/储存器516和通信接口 520的接口。
[0076] 例如，NVM/储存器516可用来存储数据和/或指令。NVM/储存器516可包括任何 合适的非易失性存储器，例如相变存储器（PCM)或闪存，例如和/或可包括任何合适的非易 失性存储设备，例如一个或多个硬盘驱动器（HDD)、一个或多个光盘（CD)驱动器、和/或一 个或多个数字通用光盘（DVD)驱动器。在一些实施例中，NVM/储存器516可包括本文描述 的1C器件（例如，图1-3中的1C器件100)。
[0077] NVM/储存器516可包括存储资源，其物理上是安装的系统500上的器件的一部分 或其被器件的一部分可访问但不是必需。例如，NVM/储存器516可经由通信接口 520通过 网络访问。
[0078] 通信接口 520可为系统500提供接口，用于通过一个或多个有线或无线网络和/ 或与任何其它合适的器件通信。
[0079] 对于一个实施例，处理器504的至少一个可与用于系统控制模块508的一个或多 个控制器（例如存储控制器模块510)的逻辑封装在一起。对于一个实施例，处理器504 的至少一个可与用于系统控制模块508的一个或多个控制器的逻辑封装在一起，以形成系 统级封装（SiP)。对于一个实施例，处理器504的至少一个可与用于系统控制模块508的 一个或多个控制器的逻辑集成在同一管芯上。对于一个实施例，处理器504的至少一个可 与用于系统控制模块508的一个或多个控制器的逻辑集成在同一管芯上，以形成片上系统 (SoC)。
[0080] 在不同的实施例中，系统500可以是但不限于服务器、工作站、桌面计算装置或移 动计算装置（例如，笔记本计算装置、手持式计算装置、手持装置、平板电脑、智能手机、上 网本等）。在不同实施例中，系统500可具有更多或更少的部件，和/或不同的架构。
[0081] 尽管为了描述的目的在本文示出和描述了特定实施例，然而在不背离本发明范围 的情况下，设计来达到同样目的的各种可替代和/或等效的实施例或实施方式可取代所示 出和描述的实施例。本申请旨在覆盖本文讨论的实施例中的任何修改或变化。因此，很显 然的意图是本文描述的实施例仅由权利要求和其等价体来限定。
【权利要求】
1. 一种装置，包括： 半导体衬底； 隔离层，其形成在所述半导体衬底上； 包括纳米线材料的沟道层，其在所述隔离层上形成以为晶体管提供沟道；以及 与所述沟道层耦合的触点，所述触点被配置为在至少一个平面维度上包围所述沟道层 的纳米线材料以为所述晶体管提供源极端或漏极端。
2. 根据权利要求1所述的装置，其中所述至少一个平面维度基本上垂直于所述半导体 衬底的形成有所述晶体管的平面。
3. 根据权利要求1所述的装置，进一步包括： 设置在所述沟道层上且与所述沟道层外延耦合的外延膜，所述外延膜配置为在所述至 少一个平面维度上包围所述沟道层的纳米线材料且被设置在所述沟道层的纳米线材料和 所述触点的材料之间。
4. 根据权利要求3所述的装置，其中： 所述沟道层的纳米线材料包括N-型或P-型半导体材料；并且 所述外延膜包括III-V族半导体材料和具有从50埃到1000埃的厚度。
5. 根据权利要求4所述的装置，其中： 所述沟道层与所述隔离层外延耦合； 所述沟道层的纳米线材料包括锗（Ge); 所述外延膜包括P-型半导体材料，所述P-型半导体材料选自由锗硅（SiGe)、锗（Ge) 和锗锑化物（GeSb)组成的组中；并且 所述隔离层包括锗硅（SiGe)。
6. 根据权利要求1所述的装置，其中所述隔离层为第一隔离层，并且所述沟道层为第 一沟道层，所述装置进一步包括： 第二隔离层，其在所述第一沟道层上形成；以及 包括纳米线材料的第二沟道层，其在所述第二隔离层上形成，其中所述触点与所述第 二沟道层耦合且被配置为在所述至少一个平面维度上包围所述第二沟道层的纳米线材料。
7. 根据权利要求6所述的装置，其中所述触点是源极端，所述装置进一步包括： 与所述第一沟道层和所述第二沟道层耦合的漏极端，所述漏极端被配置为在所述至少 一个平面维度上包围所述第一沟道层的纳米线材料和所述第二沟道层的纳米线材料；以及 与所述第一沟道层和所述第二沟道层耦合的栅极，所述栅极被设置在所述源极端和所 述漏极端之间且被配置成控制所述晶体管的在所述源极端和所述漏极端之间的电流。
8. 根据权利要求7所述的装置，其中： 所述半导体衬底包括硅（Si);并且 所述漏极端和所述源极端包括金属。
9. 根据权利要求7所述的装置，进一步包括： 形成在所述第二沟道层上的层间电介质（ILD)。
10. 根据权利要求1所述的装置，进一步包括： 形成在所述半导体衬底上的缓冲层，其中所述缓冲层设置在所述半导体衬底和所述隔 离层之间。
11. 一种方法，包括： 提供半导体衬底； 在所述半导体衬底上沉积隔离层； 在所述隔离层上沉积沟道层，所述沟道层为晶体管提供沟道；以及 形成与所述沟道层耦合的触点，所述触点被配置为在至少一个平面维度上包围所述沟 道层的材料，且为所述晶体管提供源极端或漏极端。
12. 根据权利要求11所述的方法，其中所述至少一个平面维度基本上垂直于所述半导 体衬底的形成有所述晶体管的平面。
13. 根据权利要求11所述的方法，进一步包括： 在所述半导体衬底上沉积缓冲层，其中所述缓冲层设置在所述半导体衬底和所述隔离 层之间。
14. 根据权利要求11所述的方法，其中沉积所述沟道层包括在所述隔离层上外延沉积 所述沟道层。
15. 根据权利要求14所述的方法，其中形成所述触点包括： 使用蚀刻工艺选择性去除所述隔离层的材料；以及 沉积金属以替代所述隔离层的被选择性去除的材料，从而形成所述触点。
16. 根据权利要求15所述的方法，其中形成所述触点进一步包括： 在沉积所述金属以形成所述触点之前在所述沟道层上外延沉积外延膜，所述外延膜被 配置为在所述至少一个平面维度上包围所述沟道层的材料，且被设置在所述沟道层的材料 和所述触点的材料之间。
17. 根据权利要求11所述的方法，其中： 所述外延膜包括P-型材料； 所述沟道层的材料包括锗（Ge)纳米线材料；并且 所述隔离层包括硅锗（SiGe)。
18. 根据权利要求11所述的方法，其中所述隔离层为第一隔离层，且所述沟道层为第 一沟道层，所述方法进一步包括： 在所述第一沟道层上沉积第二隔离层；以及 在所述第二隔离层上沉积第二沟道层，其中所述触点与所述第二沟道层耦合且被配置 成在所述至少一个平面维度上包围所述第二沟道层的材料。
19. 根据权利要求18所述的方法，其中所述触点为源极端，所述方法进一步包括： 形成与所述第一沟道层和所述第二沟道层耦合的漏极端，所述漏极端被配置为在所述 至少一个平面维度上包围所述第一沟道层的材料和所述第二沟道层的材料；以及 形成与所述第一沟道层和所述第二沟道层耦合的栅极，所述栅极被设置在所述源极端 和所述漏极端之间且被配置成控制所述晶体管的在所述源极端和所述漏极端之间的电流。
20. 根据权利要求18所述的方法，进一步包括： 在所述第二沟道层上沉积层间电介质（ILD)。
21. 一个系统，包括： 处理器；以及 与所述处理器耦合的存储设备，所述处理器或所述存储设备包括： 半导体衬底； 隔离层，其形成在所述半导体衬底上； 包括纳米线材料的沟道层，其形成在所述隔离层上，所述沟道层用于为晶体管提供沟 道；以及 与所述沟道层耦合的触点，所述触点被配置为在至少一个平面维度上包围所述沟道层 的纳米线材料和为所述晶体管提供源极端或漏极端。
22. 根据权利要求21所述的系统，其中所述至少一个平面维度基本上垂直于所述半导 体衬底的形成有所述晶体管的平面。
23. 根据权利要求21所述的系统，进一步包括： 设置在所述沟道层上且与所述沟道层外延耦合的外延膜，所述外延膜被配置为在所述 至少一个平面维度上包围所述沟道层的纳米线材料并被设置在所述沟道层的纳米线材料 和所述触点的材料之间。
24. 根据权利要求23所述的系统，其中： 所述沟道层的纳米线材料包括N-型或P-型半导体材料；并且 所述外延膜包括III-V族半导体材料和具有从50埃到1000埃的厚度。
25. 根据权利要求24所述的系统，其中： 所述沟道层与所述隔离层外延耦合； 所述沟道层的纳米线材料包括锗（Ge); 所述外延膜包括P-型半导体材料，所述P-型半导体材料选自由锗硅（SiGe)、锗（Ge) 和锗锑化物（GeSn)组成的组中；并且 所述隔离层包括锗硅（SiGe)。
26. 根据权利要求21所述的系统，其中所述隔离层是第一隔离层，且所述沟道层是第 一沟道层，所述系统进一步包括： 在所述第一沟道层上形成的第二隔离层；以及 包括纳米线材料的第二沟道层，其在所述第二隔离层上形成，其中所述触点与所述第 二沟道层耦合，且被配置为在所述至少一个平面维度上包围所述第二沟道层的纳米线材 料。
27. 根据权利要求26所述的系统，其中所述触点为源极端，所述系统进一步包括： 与所述第一沟道层和所述第二沟道层耦合的漏极端，所述漏极端被配置为在所述至少 一个平面维度上包围所述第一沟道层的纳米线材料和所述第二沟道层的纳米线材料；以及 与所述第一沟道层和所述第二沟道层耦合的栅极，所述栅极被设置在所述源极端和所 述漏极端之间且被配置成控制所述晶体管的在所述源极端和所述漏极端之间的电流。
28. 根据权利要求27所述的系统，其中 所述半导体衬底包括硅（Si); 所述漏极端包括金属； 所述源极端包括金属；并且 所述栅极包括金属。
29. 根据权利要求21所述的系统，进一步包括： 在所述半导体衬底上形成的缓冲层，其中所述缓冲层设置在所述半导体衬底和所述隔 离层之间。
30.根据权利要求21所述的系统，其中所述系统为手持式计算装置、平板电脑或智能 手机。
【文档编号】H01L21/336GK104160482SQ201180076136
【公开日】2014年11月19日 申请日期:2011年12月28日 优先权日:2011年12月28日
【发明者】R·皮拉里塞泰, B·舒-金, W·拉赫马迪, V·H·勒, G·杜威, N·慕克吉, M·V·梅茨, H·W·田, M·拉多萨夫列维奇 申请人:英特尔公司