专利名称：包含阻障件抛光停止层的集成电路及其制造方法
技术领域：
本发明大体上涉及半导体装置制作工艺，且特别是涉及用于制造包含阻障件抛光终止层(barrier polish stop layer)的集成电路的方法、以及依据这种方法所产生的集成电路。
背景技术：
在前段(front end-of-the-line)工艺期间，多个半导体装置(例如，晶体管、电阻器、电容器、及类似者)是形成在半导体晶片(semiconductor wafer)上。在后段(BackEnd-of-the-Line, BeoL)工艺期间，该半导体装置彼此互连，以在该晶片上形成多个集成电路，该多个集成电路接着在晶片切割期间，被分离成个别晶粒(die)。通过于后段工艺期间在该半导体装置上方所依序沉积的多个介电层中形成电性导电特征(例如，互联机及导 电接触或插塞(插塞))，以完成该半导体装置的互连。举例来说，接触开孔是在直接沉积在该半导体装置上方的该第一介电层(通常称为“前金属介电层(pre-metal dielectriclayer)”)中加以蚀刻，导电材料(例如，钨)是沉积进入该接触开孔，而该过剩的导电材料则通过化学机械平坦化加以去除，以产生多个导电接触或插塞，该多个导电接触或插塞是埋置于该前金属介电层中，并且与该半导体装置的电性作用组件(例如，掺杂区域、栅极电极，等等)作欧姆接触(ohmic contact)。类似地,在制作该后段金属阶层(metal level)期间，接触开孔及沟槽是在各个层间介电(inter-level dielectirc,简称ILD)层及形成在各个层间介电层上方的牺牲盖层内加以蚀刻，以铜(或其它导电材料)加以填充，并且，去除该过剩的铜，以生产出电性互连至该集成电路的该半导体装置的多个导电互连特征。在金属化各个后段金属阶层后，通常实施化学机械平坦化(chemical mechanicalplanarization,简称CMP)抛光工艺，以从该新近图案化的层间介电层上方，去除该过剩的铜。该抛光工艺通常是以多个连续阶段加以实施，并结束于阻障件抛光阶段，其中，该牺牲盖层、连同该层间介电层的上部分及该互连特征予以去除，以赋予该层间介电层实质平坦的上表面。如传统上所实施的，该阻障件抛光是以足以确保完全去除该盖层的固定时间长度加以实行。然而，当重复实施该阻障件抛光的抛光时间长度均保持一致时，材料去除率通常不会一致，这是因为抛光消耗品的化学行为及该CMP工具化中无可避免的差异(例如，抛光及去除率的变异)。因此，从该层间介电层及从该互连特征去除的厚度、并因此该层间介电层及互连特征的后-CMP厚度，可在该阻障件抛光工艺的重复间显着地变化。这种在该层间介电层及互连特征的该后-CMP厚度后的变化，导致金属化层电阻的相关大变化，该大变化在较小装置(例如，产生不大于32纳米的半导体的电路设计)及整体晶片对晶片、批次对批次和晶片中晶片均匀性中不希望的减少，特别显出问题。因此，将希望提供集成电路制作方法的实施例，其中，在该后金属化抛光工艺的整个连续重复中，层间介电及互连特征厚度均一致地维持在相当窄范围内，以改进晶片对晶片、批次对批次、及晶片中晶片均匀性。也将希望提供依据这种制作方法所产生的集成电路的实施例。本发明的其它希望特征及特性，从接下来的详细描述及附加权利要求书、连同附随的图式及前述的背景技术，将变得明显。
发明内容
提供一种用来制作集成电路的方法的实施例。在一个实施例中，该方法包含在半导体装置上方沉积层间介电(ILD)层、在该层间介电层上方沉积阻障件抛光终止层、及图案化至少该阻障件抛光终止层和该层间介电层，以在其中创造多个蚀刻特征。在该阻障件抛光终止层上方镀覆进入该多个蚀刻特征的铜，以产生上覆该阻障件抛光终止层的金属过载(metal overburden)，及在该层间介电层及阻障件抛光终止层中产生多个导电互连特征。抛光该集成电路，以去除该金属过载及暴露该阻障件抛光终止层。换言之，提供一种用于制造集成电路的方法，包含在半导体装置上方沉积层间介电层在该层间介电层上方沉积阻障件抛光终止层；图案化至少该阻障件抛光终止层及该层间介电层，以在其中创造多个蚀刻特征；在该阻障件抛光终止层上方镀覆进入该多个蚀刻特征的金属，以产生上覆该阻障件抛光终止层的金属过载、及在该层间介电层及阻障件抛光终止层中产生多个导电互连特征；以及抛光该集成电路，以去除该金属过载及暴露该阻 障件抛光终止层。另外，提供一种制造集成电路的方法，包含提供部分制作的集成电路，该集成电路包含半导体装置、上覆该半导体装置的层间介电层、上覆该层间介电层的盖层、及位于该层间介电层与该盖层间的阻障件抛光终止层；形成多个通过该盖层、该阻障件抛光终止层及该层间介电层的接触开孔；在该盖层上方镀覆进入该多个接触开孔的铜，以产生上覆该盖层的铜过载、以及产生多个延伸通过该盖层、该阻障件抛光终止层及该层间介电层的铜接触；以及对该部分制作的集成电路实施化学机械平坦化工艺，以去除该铜过载、该盖层及一部分该阻障件抛光终止层，但保留大部分该阻障件抛光终止层及整个该层间介电层不被处理。进一步提供集成电路的实施例。在一个实施例中，该集成电路包含半导体晶片、形成在该半导体晶片上的多个半导体装置、形成在该多个半导体装置上方的前金属介电层、及形成在该前金属介电层上方的多个金属阶层。该多个金属阶层的至少一金属阶层包含层间介电(ILD)层、形成在该层间介电层上方的阻障件抛光终止层、形成在该阻障件抛光终止层上方的蚀刻终止层、及形成通过该层间介电层及该阻障件抛光终止层的多个导电互连特征。
本发明将连同接下来的图式加以描述，其中，相同的编号代表相同的组件，并且，其中图I为包含多个阻障件抛光终止层且依据此处所描述的半导体制作工艺的范例实施例所产生的集成电路的一般化剖面视图；以及图2-图9为包含在图I所显示的该集成电路于各种制造阶段内、并依据此处所描述的半导体制作工艺的范例实施例所例示的第一及第二金属阶层的简化剖面视图。主要组件符号说明20集成电路22半导体晶片
24半导体装置26层28前金属介电层30第一金属阶层层间介电层34、44、56阻障件抛光终止层36Mi蚀刻终止层38类似的工艺流程40终端金属阶层42、54、78层间介电层46盖层5(^金属阶层52、64导电接触58牺牲盖层60接触开孔62金属层
66金属过载74上表面76蚀刻终止层80厚度P1抛光工艺的第一阶段P2抛光工艺的第二阶段P2抛光工艺的第三及最终阶段
具体实施例方式接下来的具体实施方式
在本质上仅作为范例之用，而并不打算用来限制本发明或本发明的应用及用途。此外，没有企图要被前述的背景技术、发明内容及具体实施方式
中出现的明示或暗示的理论加以限制。特定的术语可出现在接下来的具体实施方式
中，用来描述结构性组件的方向及方位。这种术语在此处所使用的目的仅作为参考，而不打算用作限制。举例来说，“较高”、“较低”、“上方”及“下方”等术语是指接下来参考的图式中的方向及相对方位。这些及类似的术语在此处可用来描述一致、但任意参考框架内的特征或组件的方向及/或位置，其可通过参考描述所讨论的组件、装置及/或工艺的文字及相关图式，而变得清楚。就这方面而言，“上方”术语、“上覆”术语、及类似的术语，是用来指示两个结构性组件或层间的相对位置，而不必然代表结构性组件或层间的实体接触。下文描述一种半导体制作工艺的范例实施例，特定言之，是描述用来于后段(“BEoL”)工艺期间形成包含金属阶层的集成电路的方法的范例实施例，其中，相比于使用目前已知的制作方法可达成的公差(toIerance),该层间介电的厚度、连同形成在该层间介电内的金属互连的厚度，是维持在更限制的公差内。依据该集成电路制作工艺的实施例，阻障件抛光终止层是于平版印刷(Iithographical)图案化、蚀刻、及金属化之前，形成在至少一个层间介电(ILD)层上方。该阻障件抛光终止层通过后续的抛光工艺，保存该ILD厚度、并因此互连厚度。在如此实施时，该阻障件抛光终止层以相当窄范围横跨重复实施的金属阶层制作工艺，而使金属化层抗性(resistance)被更可靠地维持，以改进整体晶片对晶片、批次对批次、及晶片中晶片均匀性。图I为包含半导体晶片22的范例集成电路20的一般化剖面视图，其中，该半导体晶片22具有多个半导体装置24形成于其上，并且，晶片22部分地显示在图I中，并且非依比例显示。晶片22可假定为任何基板的形式，半导体装置24可被制作在该基板中或上，并且包含(但不限于)类型IV半导体材料、以及类型III-V及II-VI半导体材料、有机半导体、及其组合，不论是整体单一结晶、多结晶形式、薄膜形式、绝缘体上半导体形式、或其组合。半导体装置24通过多个层26而彼此互连，该层是在BEOL工艺期间形式，并且包含初始形成在半导体装置24上方的前金属介电(PMD)层28。第一(M1)金属阶层30是形成在PMD层28上方，并且包含数个BEOL层。M1金属阶层30是使用镶嵌(damascene)或双镶嵌工艺，而方便地形成，其中，第一层层间介电(ILD)材料(在图I中为I1层间介电层32”)是沉积在PMD层28上方，并加以蚀刻，以在其中创造图案。导电材料(例如，铜)接着被沉积进入该图案。使用化学机械平坦化(CMP)工艺去除该过剩的铜，以在M1层间介电层32内生产多个金属互联机(未显示于图I中，为了清楚起见)。阻障件抛光终止层34在平版印刷图案化、蚀刻及镀覆之前，另沉积在M1层间介电层32上方，以保存M1层间介电层32的后-CMP厚度及形成在层32内的该互连特征，如以下所详细描述的。在完成该CMP抛光工艺及去除该铜过载后，M1蚀刻终止层36是形成在终止层34上方，以完成M1金属阶层30的制作。如图I在38处所指示的，使用类似的工艺流程并结束于该最终或终端金属阶层40的形成，接着依序形成额外的金属阶层。如M1金属阶层30所作的，终端金属阶层40包含层间介电层42及沉积在层间介电层42上的阻障件抛光终止层44，该层间介电层42被图案化以包含金属互联机(未显示)。此外，终端金属阶层40包含沉积在阻障件抛光终止层44上方的盖层46。虽然为了清楚起见而未在图I中显示，然而， BEOL层26通常将包含额外的层，该额外的层在半导体工业中已众所周知，故此处为了简洁起见，不再加以描述。这种层可包含、但不限于形成在终端金属阶层40上方的钝化层及包含在各个金属阶层内的各种额外的层(例如，阻障件膜、接触层、粘着膜，等等)。图2-图9为在各种制造阶段期间所例示、并依据本发明的范例实施例所产生的一部分集成电路20的简化剖面视图。所显示的集成电路20是于后段工艺期间，并且，特定言之，是于在先前形成的M1金属阶层30上方形成第二(M2)金属阶层50期间。如以上连同图I所描述的，M1金属阶层30包含层间介电层32、阻障件抛光终止层34(未显示在图2-图9中)、及蚀刻终止层36。M1金属阶层30显示于图2-图9中的例示部分也包含多个导电接触52 (例如，铜插塞)，其形成通过M1金属阶层30，以提供与设置在PMD介电层28 (图I)中的接触(例如，钨插塞)的电性通讯，并与例如包含在半导体装置24(图I)中的半导体基板22的源极/漏极区域或电性作用组件(例如，栅极电极)作欧姆接触。初始参考图2，M2金属阶层50的制作开始于在M1蚀刻终止层36的暴露的上表面上方沉积层间介电层54。层间介电层54可为使用化学气相沉积技术(例如，低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)技术)的毯覆式沉积，其以硅源材料(例如，硅酸乙酯(TEOS))加以实施。或者，用来形成层间介电层54的绝缘材料可使用旋涂(spin-on)技术，而涂覆于M1蚀刻终止层36上方。作为一个更特定的范例，层间介电层54可通过在M1蚀刻终止层36上方等离子增强化学气相沉积碳氧化硅(SiCOH)，来加以形成。层间介电层54较佳沉积至介于大约150与大约300纳米(nm)间的厚度。接下来，阻障件抛光终止层56及牺牲盖层58是依序沉积在层间介电层54上方，以生产图3中所显示的结构。更特定的是，阻障件抛光终止层56是沉积在层间介电层54的暴露上表面上；并且，牺牲盖层58接着沉积在终止层56的暴露上表面上。阻障件抛光终止层56可从各种介电材料加以形成，所述介电材料在抛光期间(特定言之，是在以下连同图8所描述的阻障件抛光工艺期间)，会对去除加以抵抗。阻障件抛光终止层56通过化学气相沉积或物理气相沉积抗抛光材料(当由以下所描述的阻障件抛光阶段时，该抗抛光材料的去除率小于牺牲盖层58的去除率)，来加以方便地制作。在较佳实施例中，阻障件抛光终止层56是通过沉积超低介电系数(ULK)材料或具有相当高碳含量的含氧材料(例如，碳含量超过大约百万分之150，及更佳地，碳含量介于大约百万分之150及300间)，来加以形成。如此处所出现的，“超低介电系数材料”这个用语是定义为具有小于大约2. 6的介电常数的绝缘材料。在一个实施例中，阻障件抛光终止层56是通过使用选择的前驱物材料(例如，甲基二乙氧基硅烷(DEMS))及选择的致孔剂(例如，双环庚二烯(BCHD Hydrocarbone))以沉积ULK材料，来加以形成。阻障件抛光终止层56可沉积至大约10至大约30纳米的厚度。相较之下，牺牲盖层58可例如为电性绝缘材料，其系沉积至大约10至大约50纳米的层厚度。在一个实施例中，牺牲盖层58为使用化学气相沉积(CVD)技术(例如，以硅烷(SiH4)或硅酸乙酯(Si (OC2H5)4或TE0S)化学品所实施的低温等离子增强CVD或低压CVD)所沉积的二氧化硅。继续该范例半导体制作工艺，实施平版印刷图案化及蚀刻，以在层间介电层54内创造蚀刻特征(例如，接触开孔及沟槽)。如图4所显示的，该蚀刻特征可包含多个接触开孔，该多个接触开孔延伸通过牺牲盖层58、通过阻障件抛光终止层56、通过层间介电层54及通过M1蚀刻终止层36，以暴露先前形成在M1金属阶层30的层间介电层32中的电性导 电组件(例如，导电插塞52)。在一个适合的平版印刷图案化及蚀刻工艺期间，多层平版印刷堆栈(未显示)是形成在牺牲盖层58的上表面上方。举例来说，该多层平版印刷堆栈可为包含有机或光学平坦化层(OPL)、抗反射涂布(ARC)层及光阻层的三层平版印刷堆栈。在沉积过后，该光阻层是通过曝光至影像图案而加以图案化，并且以显影方案来加以处理。接着实施一个或多个蚀刻步骤，以将形成在该光阻层中的该图案转移至该ARC层及该0PL。接着使用第一蚀刻化学品来实施各向异性干蚀刻(例如，反应式离子蚀刻)，以去除牺牲盖层58、阻障件抛光终止层56及层间介电层54通过该OPL的开口而暴露的区域，从而创造接触开孔60。在此初始蚀刻期间，M1蚀刻终止层36防止蚀刻贯穿导电接触52。可接着使用第二蚀刻化学品实施第二蚀刻，以去除M1蚀刻终止层36上覆导电接触52的部分，并且从而通过接触开孔60而暴露接触52。如在该例示的范例中所指示的，该蚀刻工艺可加以控制，以赋予各个接触开孔60逐渐变细的几何形状。该平版印刷堆栈的任何剩余部分(例如，该0PL)可接着通过灰化(ashing)加以剥离(stripped),以生产显示于图4中的结构。前进至图5，金属接下来被沉积至牺牲盖层58上，并且进入形成在牺牲盖层58、阻障件抛光终止层56、层间介电层54及M1蚀刻终止层36中的该蚀刻特征。在该例示的范例实施例中，金属层62是沉积在牺牲盖层58上，以填充接触开孔60 (见图4)，并从而形成导电接触或插塞64。在较佳实施例中，铜是镀覆侧该部分完成的集成电路上方，以形成金属层62及铜插塞64，金属层62及铜插塞64是延伸通过牺牲盖层58、阻障件抛光终止层56、层间介电层54及乂蚀刻终止层36并至形成在层间介电层32中的接触52 (例如，钨插塞)。金属化也可导致形成相当厚的金属过载66上覆牺牲盖层58。虽然为了简洁起见而未显示在图5中，然而，盖层(例如，氮化钽)及/或种子层(例如，铜)可在沉积金属层62之前，使用例如传统周知的物理或化学气相沉积技术，而沉积在部分制作的集成电路20上方。使用抛光工艺，从牺牲盖层58、以及层58和一部分阻障件抛光终止层56上方,去除金属(例如，铜)过载66。如图6-图8所指示的，一个范例多阶段抛光工艺可如下文加以实施。在该抛光工艺的第一阶段(在图6通过箭头P1所指示)，相当强烈的抛光是实施在第一化学机械平坦化(CMP)平台上，以去除金属过载66的整体(见图5)。在结束此初始整体去除阶段后，相当薄的金属层可仍然上覆牺牲盖层58，如图5中在66处所显示的。接下来，在该抛光工艺的第二阶段期间(在图7通过箭头P2所呈现)，较不强烈的抛光是实施在第二 CMP平台上，以清除任何剩余的铜过载。如图7中在72处所指示的，此导致暴露牺牲盖层58，并且可能从层58及接触64去除相当小量的材料。牺牲盖层58因此在该抛光工艺的铜清除阶段期间，充当终止层。在该抛光工艺的第三及最终阶段期间(在图8中通过箭头P3所呈现)，此处称为“阻障件抛光阶段”、或简称为“阻障件抛光”，额外的抛光是实施在第三CMP平台上，以完全去除牺牲盖层58。在该阻障件抛光阶段期间，也去除一部分阻障件抛光终止层56，其可赋予终止层56实质平坦的上表面74。在较佳实施例中，在该阻障件抛光阶段期间，从阻障件抛光终止层56去除少于10纳米。当阻障件抛光终止层56是从抗抛光材料(例如，超低介电系数、或具有相当高碳含量的含氧材料)形成时，抛光可在去除牺牲盖层58后继续实施相当长时间，而不致从层56有显着的材料损失，也就是，可实施相当长度的过抛光。在该阻障件抛光阶段期间，阻障件抛光终止层56保护下方的层间介电层54，以确保材料不会从层 54去除，并且确保ILD厚度可保存。当该阻障件抛光有效地终止在阻障件抛光终止层54上时，ILD厚度与均匀性与阻障件抛光行为无关。虽然在该阻障件抛光期间，一些材料(例如，不大于10纳米)将从阻障件抛光终止层56去除，然而，相比于阻障件抛光终止层56不存在下通常从层间介电层54的材料量(例如，在不存在阻障件抛光终止层56下，固定时间长度阻障件抛光期间，可从层间介电层54去除多达30-40纳米的厚度)，该去除的材料量相当小。在实施该以上描述的抛光工艺后，并且参考图9，蚀刻终止层76是形成在阻障件抛光终止层56上方，以完成M2金属阶层50的制作。蚀刻终止层76是通过沉积低介电系数或超低介电系数材料(例如，等离子增强化学气相沉积氮碳化硅(SiCN))而方便地形成。蚀刻终止层76可沉积至例如10至50纳米的厚度。在沉积蚀刻终止层76后，可以沉积层间介电层78，而开始制作下一个金属阶层(例如，第三金属阶层74)。以上所描述的步骤可加以重复，以完成M3金属阶层74及包含在集成电路20内的任何额外金属阶层的制作。可视需要而实施传统步骤，以完成集成电路20的制作。该先前的可因此提供集成电路制作方法的实施例，其中，层间介电及互连特征厚度在整个后金属化抛光工艺中均予以维持。就该例示的范例而言，特别应体会到，M2金属阶层50的累积厚度(在图9中通过双箭头80所表示)将在该金属阶层制作工艺的重复间，变化一特定量，该特定量实质等同于在以上所描述的化学机械平坦化工艺期间(特定而言，在以上所描述的阻障件抛光期间)的从阻障件抛光终止层56所去除的材料中的变化。当在该阻障件抛光阶段的各个重复期间从阻障件抛光终止层56通常去除相当少量的材料(例如，少于10纳米)时，M2金属阶层50横跨金属阶层制作的重复实作的累积厚度的变化将会相当小，例如，累积金属阶层制作的变化通常会控制在小于10纳米，其代表比传统实施的金属阶层制作工艺有三至四倍的改进，在该传统实施的金属阶层制作工艺中，层间介电厚度、并因此累积的金属阶层厚度中的变化，通常达到或超过30至40纳米。其结果就是，金属化层抗性中的变化会最小化，并且，整体晶片对晶片、批次对批次、及晶片中晶员均匀性是显着地改进。该先前的内容已经提供依据这种制作方法所产生的集成电路的实施例。
在以上所描述的集成电路制造方法的一个实施例中，提供一种部分制作的集成电路，其包含半导体装置、上覆该半导体装置的层间介电(ILD)层、上覆该层间介电层的盖层、及沉积于该层间介电层及该盖层间的阻障件抛光终止层。多个接触开孔接着形成通过该盖层、该阻障件抛光终止层、及该层间介电层。铜被镀覆在该盖层上方，并且进入该多个接触开孔，以产生上覆该盖层的铜过载，及产生延伸通过该盖层、该阻障件抛光终止层及该层间介电层的多个铜接触。最后，对该部分制作的集成电路实施化学机械平坦化(CMP)工艺，以去除该铜过载、该盖层、及一部分该阻障件抛光终止层，但保留大部分该阻障件抛光终止层及整个该层间介电层不被处理。虽然至少一个范例实施例已经呈现在该先前的具体实施方式
中，然而，应体会到，存在为数甚多的变化。也应体会到，该范例实施例或所述范例实施例仅为范例，而不打算用 来以任何方式限制本发明的范围、应用或组构。反而是，该先前的具体实施方式
将提供本领域中的熟习技术者方便的地图，以实作该范例实施例或所述范例实施例。应了解到，可针对组件的功能及配置做出各种的改变，而不致于背离本发明在附随的权利要求书中及其法律上的等效物所设定的范围。
权利要求
1.一种用于制造集成电路的方法，包含 在半导体装置上方沉积层间介电层； 在该层间介电层上方沉积阻障件抛光终止层； 图案化至少该阻障件抛光终止层及该层间介电层，以在其中创造多个蚀刻特征； 在该阻障件抛光终止层上方镀覆进入该多个蚀刻特征的金属，以产生上覆该阻障件抛光终止层的金属过载、及在该层间介电层及阻障件抛光终止层中产生多个导电互连特征；以及 抛光该集成电路，以去除该金属过载及暴露该阻障件抛光终止层。
2.根据权利要求I所述的方法，进一步包含在该阻障件抛光终止层上方沉积盖层。
3.根据权利要求2所述的方法，其中，图案化包含图案化至少该盖层、该阻障件抛光终止层及该层间介电层，以在其中创造多个蚀刻特征；并且其中，抛光包含抛光该集成电路，以去除该金属过载及该盖层。
4.根据权利要求2所述的方法，其中，沉积阻障件抛光终止层包含通过在抛光期间沉积材料以在该层间介电层上方形成阻障件抛光终止层，该材料的去除率小于该盖层的去除率。
5.根据权利要求I所述的方法，其中，抛光包含化学机械平坦化该集成电路，以去除该金属过载及一部分该阻障件抛光终止层。
6.根据权利要求5所述的方法，其中，化学机械平坦化包含化学机械平坦化该集成电路，以从该阻障件抛光终止层去除少于大约10纳米厚度的该金属过载。
7.根据权利要求I所述的方法，其中，在该层间介电层上方沉积阻障件抛光终止层包含沉积厚度介于大约10纳米至大约30纳米的阻障件抛光终止层。
8.根据权利要求I所述的方法，其中，沉积阻障件抛光终止层包含通过沉积材料以在该层间介电层上方形成阻障件抛光终止层，该材料选自由超低介电系数材料及含氧化物材料所组成的群组。
9.根据权利要求I所述的方法，其中，沉积阻障件抛光终止层包含通过沉积材料以在该层间介电层上方形成阻障件抛光终止层，该材料的碳含量大于大约百万分之150。
10.根据权利要求9所述的方法，其中，沉积该阻障件抛光终止层包含通过沉积材料以在该层间介电层上方形成阻障件抛光终止层，该材料的碳含量小于大约百万分之300。
11.根据权利要求8所述的方法，其中，沉积阻障件抛光终止层包含利用包含甲基二乙氧基硅烷的前驱物材料以在该层间介电层上方形成阻障件抛光终止层。
12.根据权利要求8所述的方法，其中，在该层间介电层上方形成阻障件抛光终止层包含利用包含甲基二乙氧基硅烷的前驱物材料以在该层间介电层上方形成阻障件抛光终止层，该甲基二乙氧基硅烷以选择的致孔剂加以沉积。
13.根据权利要求I所述的方法，进一步包含于抛光该集成电路以去除该金属过载及暴露该阻障件抛光终止层后，在该阻障件抛光终止层上方形成蚀刻终止层。
14.一种制造集成电路的方法，包含 提供部分制作的集成电路，该集成电路包含半导体装置、上覆该半导体装置的层间介电层、上覆该层间介电层的盖层、及位于该层间介电层与该盖层间的阻障件抛光终止层； 形成多个通过该盖层、该阻障件抛光终止层及该层间介电层的接触开孔；在该盖层上方镀覆进入该多个接触开孔的铜，以产生上覆该盖层的铜过载、以及产生多个延伸通过该盖层、该阻障件抛光终止层及该层间介电层的铜接触；以及 对该部分制作的集成电路实施化学机械平坦化工艺，以去除该铜过载、该盖层及一部分该阻障件抛光终止层，但保留大部分该阻障件抛光终止层及整个该层间介电层不被处理。
15.根据权利要求14所述的方法，其中，对该集成电路实施化学机械平坦化工艺包含 使用第一抛光平台去除该铜过载的整体； 使用第二抛光平台清除该盖层上方任何剩余铜过载；以及 使用第三抛光平台去除该盖层、一部分该铜接触、及一部分阻障件抛光终止层。
16.根据权利要求15所述的方法，其中，去除该盖层、一部分该铜接触、及一部分阻障件抛光终止层包含使用第三抛光平台去除该盖层、一部分该铜接触、及从阻障件抛光终止层去除少于10纳米厚度。
17.根据权利要求14所述的方法，进一步包含在对该部分制作的集成电路实施该化学机械平坦化工艺后，在该阻障件抛光终止层上方形成蚀刻终止层。
18.根据权利要求14所述的方法，其中，沉积具有超过大约百万分之150的碳含量的抗抛光材料包含沉积具有超过大约百万分之150的碳含量的抗抛光材料，以在该层间介电层上方形成阻障件抛光终止层，该阻障件抛光终止层的厚度介于大约10纳米及30纳米间。
19.根据权利要求18所述的方法，其中，沉积具有超过大约百万分之150的碳含量的抗抛光材料包含沉积具有超过大约百万分之150的碳含量的抗抛光材料，以在该层间介电层上方形成阻障件抛光终止层，该阻障件抛光终止层选自由超低介电系数材料及含氧化物材料所组成的群组。
20.一种集成电路，包含 半导体晶片； 形成在该半导体晶片上的多个半导体装置； 形成在该多个半导体装置上方的前金属介电层；以及 形成在该前金属介电层上方的多个金属阶层，该多个金属阶层的至少一金属阶层包含 层间介电层； 形成在该层间介电层上方的阻障件抛光终止层；以及 形成通过该层间介电层及该阻障件抛光终止层的多个导电互连特征。
全文摘要
本发明提供一种包含阻障件抛光停止层的集成电路及其制造方法，其中，提供一种用来制作集成电路的方法的实施例，作为集成电路的实施例。在一实施例中，该方法包含在半导体装置上方沉积层间介电层、在该层间介电层上方沉积阻障件抛光终止层以及图案化至少该阻障件抛光终止层及该层间介电层，以在其中创造多个蚀刻特征。铜是镀覆在该阻障件抛光终止层上方并且进入该多个蚀刻特征中，以产生上覆该阻障件抛光终止层的铜过载，及在该层间介电层及阻障抛光终止层中产生多个导电互连特征。抛光该集成电路，以去除该铜过载，并暴露该阻障件抛光终止层。
文档编号H01L23/528GK102832166SQ20121020257
公开日2012年12月19日 申请日期2012年6月15日 优先权日2011年6月17日
发明者E·R·弗特奈尔, C·彼得斯, J·海因里希 申请人:格罗方德半导体公司