静电放电保护电路的制作方法
【专利摘要】一种静电放电保护电路，包括：静电放电输入端、接地端，位于所述静电放电输入端、接地端之间的若干静电放电保护单元，所述静电放电保护单元并联设置，静电放电保护单元包括NMOS晶体管、电容、第一电阻、第二电阻，所述电容的第一端与静电放电输入端相连接，所述电容的第二端与第二电阻的第一端、NMOS晶体管的栅极相连接，所述第一电阻的第一端与静电放电输入端相连，所述第二电阻的第二端与所述第一电阻的第二端、NMOS晶体管的漏极相连接，所述NMOS晶体管的源极和衬底与接地端相连接。利用所述电容和第二电阻，使得NMOS晶体管的栅极电压大于0V，有利于降低NMOS晶体管的触发电压，提高静电放电保护电路的导通均匀性。
【专利说明】静电放电保护电路
【技术领域】
[0001]本发明涉及集成电路静电保护电路设计领域，尤其涉及一种导通均匀性较佳的静电放电保护电路。
【背景技术】
[0002]随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。通常穿尼龙制品的人体静电可能达到21000V的高压，750V左右的静电放电可以产生火花，而仅IOV左右的静电电压就可能损毁没有静电放电(electrostatic discharge, ESD)保护的芯片。现在有很多种静电放电保护电路的设计和应用，通常包括:栅接地的N型场效应晶体管(Gate Grounded NMOS, GGNM0S)保护电路、二极管保护电路、可控硅(SiliconControlled Rectifier, SCR)保护电路等。
[0003]其中，栅接地的N型场效应晶体管(Gate Grounded NMOS, GGNMOS)保护电路的电路图如图1所示，所述多个栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间且所述栅接地的N型场效应晶体管10的漏区分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。
[0004]所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源区22、漏区21为N型，所述衬底20为P型，所述漏区21、衬底20、源区22形成一个寄生的NPN三极管24，所述源区22为寄生三极管24的发射极，所述漏区21为寄生三极管24的集电极，所述衬底20为寄生三极管24的基区，其中，所述源区22、衬底20、栅极23接地。由于外部电路的静电电压使得所述栅接地的N型场效应晶体管的漏区电压不断上升，当所述漏区电压高于漏区21、衬底20两者之间的PN结的击穿电压时，从漏区21到衬底20将产生一个较大的击穿电流。由于所述衬底20接地，所述击穿电流也将流向地，但由于从漏区边缘的衬底到接地的衬底之间会有部分寄生电阻25，所述击穿电流在该寄生电阻25上流过会产生电势差，使得源区22与衬底20靠近源漏区的部分存在电势差，从而使得源区22、衬底20、漏区21所形成的NPN三极管24开启，形成漏极电流，将漏区21的积累的静电电荷从源区22流走。且三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏区电压可以很快地下降，保护芯片内部电路不被静电电压损毁。更多关于防静电保护结构的具体电路请参考专利号为US7288820B2的美国专利文献。
[0005]由于静电电流通常很大，现有技术中通常将多个GGNMOS晶体管并联在一起作为静电放电保护电路以提高静电放电能力。但是现有的静电放电保护电路中多个GGNMOS晶体管的导通均匀性较差，通常所有的GGNMOS晶体管不能同时导通，当其中部分导通后，其他的就不容易导通，会严重影响静电放电保护电路的能力，即如果只有部分GGNMOS晶体管被导通，那么未导通GGNMOS晶体管就无法起到保护作用，减低了静电保护的能力。
【发明内容】
[0006]本发明解决的问题是提供一种静电放电保护电路，可以有效的提高静电放电保护电路的各个MOS晶体管的导通均匀性。
[0007]为解决上述问题，本发明技术方案提供了一种静电放电保护电路，包括:静电放电输入端、接地端，位于所述静电放电输入端、接地端之间的若干静电放电保护单元，所述静电放电保护单元并联设置，且所述静电放电保护单元包括NMOS晶体管、电容、第一电阻、第二电阻，所述电容的第一端与静电放电输入端相连接，所述电容的第二端与第二电阻的第一端、NMOS晶体管的栅极相连接，所述第一电阻的第一端与静电放电输入端相连，所述第二电阻的第二端与所述第一电阻的第二端、NMOS晶体管的漏极相连接，所述NMOS晶体管的源极和衬底与接地端相连接。
[0008]可选的，施加在所述NMOS晶体管的栅极的电压大于0V，小于NMOS晶体管的阈值电压。
[0009]可选的，施加在所述NMOS晶体管的栅极的电压的范围为0V、.5V。
[0010]可选的，所述NMOS晶体管的触发电压小于第二击穿电压。
[0011]可选的，所述第一电阻为NMOS晶体管与静电放电输入端之间的互连线寄生电阻。
[0012]可选的，所述各个静电放电保护单元相同。
[0013]可选的，所述静电放电保护电路位于输入输出接口与芯片内部电路之间，通过所述静电放电输入端与输入输出接口、芯片内部电路相连接。
[0014]可选的，所述第二电阻的电阻值的范围为I欧姆?100欧姆。
[0015]可选的，所述NMOS晶体管的衬底具有寄生电阻，不同NMOS晶体管的衬底的寄生电阻不同。
[0016]与现有技术相比，本发明具有以下优点:
[0017]在本发明实施例的所述静电放电保护电路中，NMOS晶体管的漏极通过串联的电容和第二电阻构成的RC电路与静电放电输入端相连接，且所述NMOS晶体管的栅极与电容、第二电阻之间相连接。当静电放电输入端受到静电放电时，所述静电电压会触发RC震荡电路，耦合产生的电压到所述NMOS晶体管的栅极，使得所述NMOS晶体管的栅极电压大于0V，而现有技术中的GGNMOS晶体管的栅极电压接地，有利于降低所述NMOS晶体管的触发电压，使得所述NMOS更容易被导通，即提高了所述NMOS的导通均匀性。同时通过控制第一电阻和第二电阻的大小，使得所述NMOS晶体管的栅极电压小于所述NMOS晶体管的阈值电压，使得所述NMOS晶体管既能顺利地进行静电放电保护，又能提高静电放电保护电路的导通均匀性。
【专利附图】
【附图说明】
[0018]图1是现有技术的栅接地的N型场效应晶体管保护电路的电路图；
[0019]图2是现有技术中的GGNMOS晶体管的结构示意图；
[0020]图3是现有技术中的GGNMOS晶体管的漏极电流和漏极电压的I/V特性图；
[0021]图4是本发明实施例的静电放电保护电路的结构示意图；
[0022]图5是栅极电压为0.5V和OV的NMOS晶体管的漏极电压和漏极电流的I/V特性图。
【具体实施方式】
[0023]请参考图3，为现有GGNMOS晶体管的漏极电流和漏极电压的I/V特性图。当静电脉冲产生的静电电压施加到所述GGNMOS晶体管的漏极上时，所述静电电压主要加在GGNMOS晶体管的漏极和衬底之间反偏的PN结上，形成耗尽区，由于所述耗尽区为高阻区，当漏极电压继续变大时，漏极电流基本不变；直到漏极电压达到触发电压V1，所述触发电压即为漏极和衬底之间PN结的反偏击穿电压，漏极电流达到I1时，施加在所述耗尽区上的漏极电压足够大，使得耗尽区发生雪崩倍增效应，激发出空穴电子对，产生的空穴向衬底漂移，使得流经衬底的电流变大，施加在衬底的寄生电阻上的电压变大，使得源极和衬底之间的PN结正偏，寄生三极管开启，源漏极导通，静电电流通过GGNMOS晶体管进行放电，漏极电流增大，漏极电压很快被拉低保持电压V2，漏极电流达到I2 ;当随着静电放电的继续，漏极电压继续增加，漏极电流继续增加时，直到漏极电压达到第二击穿电压V3，所述第二击穿电压为GGNMOS晶体管发生热击穿的电压，漏极电流达到I3时，静电放电的电流产生的热会引发热击穿，GGNMOS晶体管会进入二次击穿区域，漏极电流继续增大，漏极电压被拉低，直到静电被释放完。在现有的GGNMOS晶体管中，所述V3往往小于V1。
[0024]当所述漏极电压上升到V1时，所述多个GGNMOS晶体管并联进行静电放电，由于不同GGNMOS晶体管衬底的寄生电阻的不同，施加在衬底的寄生电阻上的电压也会不同，使得源极和衬底之间的PN结施加的电压也会不同，可能会导致部分GGNMOS晶体管先导通，部分GGNMOS晶体管尚未导通。由于部分静电电荷通过导通的GGNMOS晶体管释放，静电电压降低，静电电压再也上升不到V1，即使漏极电压达到第二击穿电压V3，由于所述V3往往小于V1，部分未导通的GGNMOS晶体管不会再导通，静电脉冲只能通过少数几个导通的GGNMOS晶体管释放，单个GGNMOS晶体管的放电电流过大，容易烧毁GGNMOS晶体管，从而不能有效的进行静电放电保护导通均匀性不佳。
[0025]发明人经过研究发现，如果所述触发电压V1小于第二击穿电压V3，即使不同GGNMOS晶体管衬底的寄生电阻的不同，可能导致部分GGNMOS晶体管先导通时，部分GGNMOS晶体管尚未导通，但所述导通的GGNMOS晶体管的漏极电压在静电放电的过程中最终仍会上升，直到上升至第二击穿电压V3,即静电电压上升至V3,由于V3大于V1,当所述静电电压上升的过程中，其余未导通的部分GGNMOS晶体管导通，使得所有的GGNMOS晶体管同时释放静电，同时部分先导通的部分GGNMOS晶体管还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的GGNMOS晶体管的数量，提高了所述静电放电保护电路的静电放电能力，提高了导通均匀性。
[0026]为此，发明人经过研究，提出了 一种静电放电保护电路，所述静电放电保护电路中NMOS晶体管的漏极通过串联的电容和第二电阻构成的RC电路与静电放电输入端相连接，且所述NMOS晶体管的栅极与电容、第二电阻之间相连接。由于当静电放电输入端因为静电放电具有较高的静电电压时，所述静电电压会通过电容稱合一部分电压到NMOS晶体管的栅极，使得NMOS晶体管的栅极电压大于0V，有利于降低NMOS晶体管的触发电压，同时通过控制第一电阻和第二电阻的大小，使得NMOS晶体管的栅极电压小于NMOS晶体管的阈值电压，使得NMOS晶体管既能顺利地进行静电放电保护，又能提高静电放电保护电路的导通均匀性。
[0027]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0028]在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
[0029]本发明实施例提供了一种静电放电保护电路，请参考图4，为本发明实施例的静电放电保护电路的结构示意图，具体包括:
[0030]静电放电输入端ESD、接地端GND，位于所述静电放电输入端ESD、接地端GND之间的若干相同的静电放电保护单元100，所述静电放电保护单元100并联设置，所述静电放电保护单元100的一端与静电放电输入端ESD相连接，另一端与接地端GND相连接；
[0031]所述静电放电保护单元100包括NMOS晶体管110、电容120、第一电阻130、第二电阻140，所述电容120的第一端与静电放电输入端ESD相连接，所述电容120的第二端与第二电阻140的第一端、NMOS晶体管110的栅极相连接，所述串联的电容120和第二电阻140构成RC电路,所述第一电阻130的第一端与静电放电输入端ESD相连,所述第二电阻140的第二端与所述第一电阻130的第二端、NMOS晶体管110的漏极相连接，所述NMOS晶体管110的源极和衬底与接地端GND相连接。
[0032]所述静电放电保护电路位于输入输出接口(未图示)与芯片内部电路(未图示)之间，通过所述静电放电输入端ESD与所述输入输出接口、芯片内部电路相连接。当所述输入输出接口产生静电放电电流时，由于所述静电放电保护电路位于输入输出接口与芯片内部电路之间，所述静电放电电流通过静电放电保护电路进行释放，使得芯片内部电路不会承受非常大的静电放电电流，避免其流入芯片内部电路造成损伤。
[0033]所述若干个静电放电保护单元100相同，即所述静电放电保护单元100中的NMOS晶体管110、电容120、第一电阻130、第二电阻140的规格相同，使得理论上所述NMOS晶体管110、电容120、第一电阻130、第二电阻140相同，即使实际中不同NMOS晶体管的衬底的寄生电阻不同，差异也不大，有利于提高各个NMOS晶体管的导通均匀性。
[0034]当NMOS晶体管未导通时，静电放电输入端受到静电放电，所述静电电压会触发RC电路，耦合产生的电压施加到所述NMOS晶体管的栅极，使得所述NMOS晶体管的栅极电压大于0V，且由于所述NMOS晶体管未导通时的电阻很大，静电放电输入端因为静电放电具有的较高的静电电压基本上施加在所述NMOS晶体管的漏极和衬底两端，电容120和第二电阻140形成的RC电路两端的电压很小，通过调整所述第二电阻140的电阻值，使得所述电容120和第二电阻140之间的电压值大于0V，小于NMOS晶体管的阈值电压。在本实施例中，所述第二电阻140的电阻值的范围为I欧姆?100欧姆。由于所述电容120和第二电阻140之间的电压值大于0V，漏极和衬底之间的耗尽区的部分电场会变大，强的局部电场会使得漏极和衬底之间的击穿电压变小，可以降低NMOS晶体管的触发电压，且通过调整栅极电压的大小，使得NMOS晶体管的触发电压V1小于第二击穿电压V3。当静电放电产生的漏极电压大于或等于NMOS晶体管的触发电压V1后，漏极和衬底之间PN结发生击穿，NMOS晶体管的寄生三极管开启，源漏极导通，静电电流通过GGNMOS晶体管进行放电，漏极电流增大，漏极电压很快被拉低保持电压V2;且当随着静电放电的继续，漏极电压继续增加，漏极电流继续增加时，直到漏极电压达到第二击穿电压V3。
[0035]由于所述触发电压V1小于第二击穿电压V3，即使不同静电放电保护单元100内的NMOS晶体管110衬底的寄生电阻的不同，可能导致部分NMOS晶体先导通时，部分NMOS晶体尚未导通，但所述导通的NMOS晶体的漏极电压在静电放电的过程中会上升至第二击穿电压V3,由于V3大于V1,当所述静电电压上升的过程中，其余未导通的部分NMOS晶体导通，使得所有的NMOS晶体同时释放静电，同时部分先导通的部分NMOS晶体还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的NMOS晶体的数量，提高了所述静电放电保护电路的静电放电能力，提高了导通均匀性。且由于所述栅极电压小于NMOS晶体管的阈值电压，所述NMOS晶体管不会形成沟道区，所以不会影响该NMOS的静电保护能力。
[0036]在本发明实施例中，所述栅极电压的范围为O疒0.5V，例如0.1V、0.2V、0.3V、0.4V等。请参考图5，为栅极电压为0.5V和OV的NMOS晶体管的漏极电压和漏极电流的I/V特性图。当栅极电压为0.5V时NMOS晶体管的触发电压V1小于第二击穿电压V3，而栅极电压为OV时NMOS晶体管的触发电压V1大于第二击穿电压V3。
[0037]在本发明实施例中，所述第一电阻130为NMOS晶体管110与静电放电输入端ESD之间的互连线寄生电阻。在其他实施例中，所述第一电阻130为多晶硅电阻或金属电阻。
[0038]综上，在本发明实施例的所述静电放电保护电路中，NMOS晶体管的漏极通过串联的电容和第二电阻构成的RC电路与静电放电输入端相连接，且所述NMOS晶体管的栅极与电容、第二电阻之间相连接。当静电放电输入端受到静电放电时，所述静电电压会触发RC震荡电路，耦合产生的电压到所述NMOS晶体管的栅极，使得所述NMOS晶体管的栅极电压大于0V，而现有技术中的GGNMOS晶体管的栅极电压接地，有利于降低所述NMOS晶体管的触发电压，使得所述NMOS更容易被导通，即提高了所述NMOS的导通均匀性。同时通过控制第一电阻和第二电阻的大小，使得所述NMOS晶体管的栅极电压小于所述NMOS晶体管的阈值电压，使得所述NMOS晶体管既能顺利地进行静电放电保护，又能提高静电放电保护电路的导通均匀性。
[0039]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种静电放电保护电路，其特征在于，包括:静电放电输入端、接地端，位于所述静电放电输入端、接地端之间的若干静电放电保护单元，所述静电放电保护单元并联设置，且所述静电放电保护单元包括NMOS晶体管、电容、第一电阻、第二电阻，所述电容的第一端与静电放电输入端相连接，所述电容的第二端与第二电阻的第一端、?OS晶体管的栅极相连接，所述第一电阻的第一端与静电放电输入端相连，所述第二电阻的第二端与所述第一电阻的第二端、NMOS晶体管的漏极相连接，所述NMOS晶体管的源极和衬底与接地端相连接。
2.如权利要求1所述的静电放电保护电路，其特征在于，施加在所述NMOS晶体管的栅极的电压大于0V，小于NMOS晶体管的阈值电压。
3.如权利要求2所述的静电放电保护电路，其特征在于，施加在所述NMOS晶体管的栅极的电压的范围为O疒0.5V。
4.如权利要求1或2所述的静电放电保护电路，其特征在于，所述NMOS晶体管的触发电压小于第二击穿电压。
5.如权利要求1所述的静电放电保护电路，其特征在于，所述第一电阻为NMOS晶体管与静电放电输入端之间的互连线寄生电阻。
6.如权利要求1所述的静电放电保护电路，其特征在于，所述各个静电放电保护单元相同。
7.如权利要求1所述的静电放电保护电路，其特征在于，所述静电放电保护电路位于输入输出接口与芯片内部电路之间，通过所述静电放电输入端与输入输出接口、芯片内部电路相连接。
8.如权利要求1所述的静电放电保护电路，其特征在于，所述第二电阻的电阻值的范围为I欧姆~100欧姆。
9.如权利要求1所述的静电放电保护电路，其特征在于，所述NMOS晶体管的衬底具有寄生电阻，不同NMOS晶体管的衬底的寄生电阻不同。
【文档编号】H01L27/02GK103545306SQ201210241828
【公开日】2014年1月29日 申请日期:2012年7月12日 优先权日:2012年7月12日
【发明者】冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司