一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成一栅极介质层和一栅极材料层；蚀刻所述栅极介质层和所述栅极材料层，以形成伪栅极结构；在所述伪栅极结构的两侧形成侧壁结构；去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽；采用分子束外延工艺在所述栅沟槽中形成一界面层；在所述栅沟槽中依次形成一高k介电层和一功函数金属层；实施金属栅的回填；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。根据本发明，采用分子束外延工艺形成所述界面层，通过调整氧和硅的比例来获得符合SiO2化学配比的氧化硅，从而保证所述界面层的质量，同时还可以控制热预算。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种用于后形成高k介电层的高k-金属栅工艺的在高k介电层和沟道区之间形成界面层的方法。
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k_金属栅工艺。对于具有较高工艺节点的晶体管结构而言，所述高k_金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括:首先，在半导体衬底上形成虚拟栅极结构，所述虚拟栅极结构由自下而上的层间介电层、高k介电层、和牺牲栅电极层构成；然后，在所述虚拟栅极结构的两侧形成栅极间隙壁结构，之后去除所述虚拟栅极结构的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunction metal layer)、阻挡层(barrier layer)和浸润层(wettinglayer);最后进行金属栅(通常为铝)的填充。
[0003]当晶体管结构的工艺节点达到22nm以下时，在采用上述后栅极工艺制作晶体管的过程中，后续工艺过程对早先形成的高k介电层造成不利的影响，进而使晶体管的可靠性发生退化。为此，通常采用后形成高k介电层的高k-金属栅工艺来制作此类晶体管，其典型的实施过程包括:首先，在半导体衬底上形成虚拟栅极结构，所述虚拟栅极结构由自下而上的栅极介电层和牺牲栅电极层构成；然后，在所述虚拟栅极结构的两侧形成栅极间隙壁结构，之后去除所述虚拟栅极结构，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽中依次形成界面层(interfacial layer)和高k介电层,之后在所述沟槽内依次沉积功函数金属层、阻挡层和浸润层；最后进行金属栅的填充。
[0004]在后形成高k介电层的高k_金属栅工艺的实施过程中，出于控制热预算的考虑，所述界面层的形成需要在低温条件下进行，因此，常用的化学气相沉积工艺不再适用。当应用湿法化学氧化法时，形成的所述界面层的质量又达不到要求。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上依次形成一栅极介质层和一栅极材料层；蚀刻所述栅极介质层和所述栅极材料层，以在所述半导体衬底上形成伪栅极结构；在所述伪栅极结构的两侧形成紧靠所述伪栅极结构的侧壁结构；去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽；采用分子束外延工艺在所述栅沟槽中形成一界面层；在所述栅沟槽中依次形成一高k介电层和一功函数金属层；实施金属栅的回填；执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
[0007]进一步，所述栅极介质层的材料为氮氧化硅或者氧化硅。
[0008]进一步，所述栅极材料层的材料为非晶硅。[0009]进一步，所述侧壁结构包括至少一层氧化物层和/或至少一层氮化物层。
[0010]进一步，在形成所述侧壁结构之前，还包括以所述伪栅极结构为掩膜，在所述半导体衬底中形成低掺杂源/漏区和袋状区的步骤。
[0011]进一步，在形成所述侧壁结构之后，还包括以所述侧壁结构为掩膜，在所述半导体衬底中形成重掺杂源/漏区的步骤。
[0012]进一步，在形成所述重掺杂源/漏区之后，还包括在所述侧壁结构两侧的源/漏区上形成自对准硅化物的步骤。
[0013]进一步，在形成所述自对准硅化物之后，还包括形成一接触孔蚀刻停止层，以至少覆盖所述伪栅极结构的步骤。
[0014]进一步，所述接触孔蚀刻停止层的材料为氮化硅。
[0015]进一步，在形成所述接触孔蚀刻停止层之后，还包括以下步骤:形成一层间介质层，以覆盖所述接触孔蚀刻停止层；研磨所述层间介质层和所述接触孔蚀刻停止层，以露出所述伪栅极结构的顶部。
[0016]进一步，所述层间介质层的材料为氧化物。
[0017]进一步，所述界面层的材料为硅氧化物。
[0018]进一步，执行所述分子束外延工艺时，硅分子束通过电子蒸发固体硅源得到，硅的沉积速率由石英晶振控制，氧气的分压由离子规监测，形成的所述硅氧化物中氧的浓度由在位俄歇电子谱得到。
[0019]进一步，执行所述分子束外延工艺时，所述半导体衬底的温度控制在500°C。
[0020]进一步，采用化学气相沉积工艺形成所述高k介电层。
[0021]进一步，采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层。
[0022]进一步，所述功函数金属层包括一层或多层金属。
[0023]进一步，采用化学气相沉积工艺或物理气相沉积工艺进行所述金属栅的回填。
[0024]进一步，所述金属栅的材料为钨或铝。
[0025]本发明还提供一种在半导体衬底和高k介电层之间形成界面层的方法，其特征在于，采用分子束外延工艺形成所述界面层，执行所述分子束外延工艺时，硅分子束通过电子蒸发固体硅源得到，硅的沉积速率由石英晶振控制，氧气的分压由离子规监测，构成所述界面层的硅氧化物中氧的浓度由在位俄歇电子谱得到，所述半导体衬底的温度控制在500V
[0026]根据本发明，在形成所述界面层时，既可以保证所述界面层的质量，又可以满足热预算控制的要求。
【专利附图】
【附图说明】
[0027]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0028]附图中:
[0029]图1A-图1I为本发明提出的用于后形成高k介电层的高k_金属栅工艺的在高k介电层和沟道区之间形成界面层的方法的各步骤的示意性剖面图；
[0030]图2为本发明提出的用于后形成高k介电层的高k_金属栅工艺的在高k介电层和沟道区之间形成界面层的方法的流程图。【具体实施方式】
[0031]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0032]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于后形成高k介电层的高k-金属栅工艺的在高k介电层和沟道区之间形成界面层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0033]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0034]下面，参照图1A-图1I和图2来描述本发明提出的用于后形成高k介电层的高k-金属栅工艺的在高k介电层和沟道区之间形成界面层的方法的详细步骤。
[0035]参照图1A-图1I，其中示出了本发明提出的用于后形成高k介电层的高k-金属栅工艺的在高k介电层和沟道区之间形成界面层的方法的各步骤的示意性剖面图。
[0036]首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构和各种阱(well)结构，为了简化，图示中予以省略。
[0037]在所述半导体衬底100上依次形成一栅极介质层101和一栅极材料层102。采用本领域技术人员所熟习的各种适宜的工艺形成所述栅极介质层101和所述栅极材料层102，例如，化学气相沉积工艺；其中，所述栅极介质层101的材料为氮氧化硅(SiON)或者氧化硅(SiO2)，所述栅极材料层102的材料为非晶硅(a-Si)。
[0038]接着，如图1B所示，蚀刻所述栅极介质层101和所述栅极材料层102，以在所述半导体衬底100上形成伪栅极结构103。然后，以所述伪栅极结构为掩膜，依次执行一低掺杂离子注入和一袋状区离子注入，以在所述伪栅极结构103两侧的半导体衬底100中形成未激活的低掺杂注入区和未激活的袋状区(图中未示出)。接下来，执行一退火过程，以在所述半导体衬底100中形成低掺杂源/漏区和袋状区。通过所述退火过程，可以激活所述低掺杂源/漏区和所述袋状区中的掺杂离子并消除上述离子注入产生的缺陷。
[0039]在本实施例中，所述退火过程是在所述低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述退火过程也可以分两次进行，即在所述低掺杂离子注入步骤之后进行第一次退火以及在所述袋状区离子注入步骤之后进行第二次退火。
[0040]接着，如图1C所示，在所述伪栅极结构103的两侧形成紧靠所述伪栅极结构103的侧壁结构104，其中，所述侧壁结构104可以包括至少一层氧化物层和/或至少一层氮化物层。
[0041]接下来，以所述侧壁结构为掩膜，执行一重掺杂离子注入并退火，以在所述半导体衬底100中形成重掺杂源/漏区(图中未示出)。形成所述重掺杂源/漏区的工艺为本领域技术人员所熟习，在此不再加以赘述。
[0042]接着，如图1D所示，在所述侧壁结构104两侧的源/漏区上形成自对准硅化物105。在本实施例中，形成所述自对准硅化物105的步骤包括:形成一硬掩膜层，以覆盖所述半导体衬底100以及所述伪栅极结构103 ;采用干法蚀刻工艺去除所述源/漏区上方的硬掩膜层；形成金属镍(Ni)或镍钼合金(NiPt)层以覆盖所述半导体衬底100，同时，可在所述金属镍层或所述镍钼合金层上形成Ti/TiN保护层；对所述金属镍层或所述镍钼合金层进行退火处理，之后去除未发生反应的金属镍层或镍钼合金层以及所述硬掩膜层。
[0043]然后，在所述半导体衬底100上形成一接触孔蚀刻停止层(CESL) 106，至少覆盖所述伪栅极结构103。所述接触孔蚀刻停止层的材料通常为氮化硅(SiN)。形成所述接触孔蚀刻停止层106的工艺可以采用本领域技术人员所公知的工艺方法，在此不再加以赘述。
[0044]接着，如图1E所示，采用化学气相沉积工艺形成一层间介质层107，以覆盖所述接触孔蚀刻停止层106。所述层间介质层107的材料优选氧化物。然后，研磨所述层间介质层107和所述接触孔蚀刻停止层106，以露出所述伪栅极结构103的顶部。
[0045]接着，如图1F所示，去除所述伪栅极结构103，在所述侧壁结构104之间形成栅沟槽108。采用传统工艺完成对所述伪栅极结构103的去除过程，例如干法蚀刻。
[0046]接着，如图1G所示，采用分子束外延工艺在所述栅沟槽108中形成一界面层109，所述界面层109的材料为硅氧化物(SiOx)。执行所述分子束外延工艺时，硅分子束通过电子蒸发固体硅源得到，硅的沉积速率由石英晶振控制，氧气的分压由离子规监测，形成的所述硅氧化物中氧的浓度由在位俄歇电子谱(AES)得到。通过这种方法，可以得到具有符合预期的化学配比的氧化硅，从而保证所述界面层109的质量达到设计要求。由于实施所述分子束外延工艺所需要的温度不高，所述半导体衬底100的温度可以控制在500°C左右，因此，该工艺所引入的热预算是完全可以接受的。在所述栅沟槽108中形成所述界面层109的同时，在所述栅沟槽108外部的所述接触孔蚀刻停止层106和所述层间介质层107上也会形成所述界面层109。
[0047]接着，如图1H所示，在所述栅沟槽108中依次形成一高k介电层110和一功函数金属层111。采用化学气相沉积工艺形成所述高k介电层110，所述高k介电层110的材料可包括氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等,特别优选的是氧化铪、氧化锆和氧化铝。采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层111，所述功函数金属层111可包括一层或多层金属，其构成材料包括氮化钛、钛招合金和氮化鹤。
[0048]然后，实施金属栅112的回填，所述金属栅112的材料为钨或铝。采用化学气相沉积工艺或物理气相沉积工艺进行所述金属栅112的回填。在实施所述金属栅112的回填之前，还可以采用原子层沉积工艺或物理气相沉积工艺依次形成一阻挡层和一浸润层，所述阻挡层的材料包括氮化钽和氮化钛，所述浸润层的材料包括钛或钛铝合金。
[0049]接着，如图1I所示，执行一研磨过程，以去除形成在所述栅沟槽108外部的金属栅112、功函数金属层111、闻k介电层110和界面层109。
[0050]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，包括形成一层间介质层以完成接触孔的制作、在所述接触孔中形成金属塞、形成多层互连金属等步骤。根据本发明，采用分子束外延工艺形成位于所述高k介电层和所述半导体衬底中的沟道区之间的界面层，可以通过调整氧和硅的比例来获得符合Sio2K学配比的氧化硅，从而保证所述界面层的质量，同时还可以控制热预算。
[0051]参照图2，其中示出了本发明提出的用于后形成高k介电层的高k_金属栅工艺的在高k介电层和沟道区之间形成界面层的方法的流程图，用于简要示出整个制造工艺的流程。
[0052]在步骤201中，提供半导体衬底，在所述半导体衬底上依次形成一栅极介质层和一栅极材料层；
[0053]在步骤202中，蚀刻所述栅极介质层和所述栅极材料层，以在所述半导体衬底上形成伪栅极结构；
[0054]在步骤203中，在所述伪栅极结构的两侧形成紧靠所述伪栅极结构的侧壁结构；
[0055]在步骤204中，去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽；
[0056]在步骤205中，采用分子束外延工艺在所述栅沟槽中形成一界面层；
[0057]在步骤206中，在所述栅沟槽中依次形成一高k介电层和一功函数金属层；
[0058]在步骤207中，实施金属栅的回填；
[0059]在步骤208中，执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
[0060]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上依次形成一栅极介质层和一栅极材料层； 蚀刻所述栅极介质层和所述栅极材料层，以在所述半导体衬底上形成伪栅极结构； 在所述伪栅极结构的两侧形成紧靠所述伪栅极结构的侧壁结构； 去除所述伪栅极结构，在所述侧壁结构之间形成栅沟槽； 采用分子束外延工艺在所述栅沟槽中形成一界面层； 在所述栅沟槽中依次形成一高k介电层和一功函数金属层； 实施金属栅的回填； 执行一研磨过程，以去除形成在所述栅沟槽外部的金属栅、功函数金属层、高k介电层和界面层。
2.根据权利要求1所述的方法，其特征在于，所述栅极介质层的材料为氮氧化硅或者氧化硅。
3.根据权利要求1所述的方法，其特征在于，所述栅极材料层的材料为非晶硅。
4.根据权利要求1所述的方法，其特征在于，所述侧壁结构包括至少一层氧化物层和/或至少一层氮化物层。
5.根据权利要求1所述的方法，其特征在于，在形成所述侧壁结构之前，还包括以所述伪栅极结构为掩膜，在所述半导体衬底中形成低掺杂源/漏区和袋状区的步骤。
6.根据权利要求1所述的方法，其特征在于，在形成所述侧壁结构之后，还包括以所述侧壁结构为掩膜，在所述半导体衬底中形成重掺杂源/漏区的步骤。
7.根据权利要求6所述的方法，其特征在于，在形成所述重掺杂源/漏区之后，还包括在所述侧壁结构两侧的源/漏区上形成自对准硅化物的步骤。
8.根据权利要求7所述的方法，其特征在于，在形成所述自对准硅化物之后，还包括形成一接触孔蚀刻停止层，以至少覆盖所述伪栅极结构的步骤。
9.根据权利要求8所述的方法，其特征在于，所述接触孔蚀刻停止层的材料为氮化硅。
10.根据权利要求8所述的方法，其特征在于，在形成所述接触孔蚀刻停止层之后，还包括以下步骤:形成一层间介质层，以覆盖所述接触孔蚀刻停止层；研磨所述层间介质层和所述接触孔蚀刻停止层，以露出所述伪栅极结构的顶部。
11.根据权利要求10所述的方法，其特征在于，所述层间介质层的材料为氧化物。
12.根据权利要求1所述的方法，其特征在于，所述界面层的材料为硅氧化物。
13.根据权利要求12所述的方法，其特征在于，执行所述分子束外延工艺时，硅分子束通过电子蒸发固体硅源得到，硅的沉积速率由石英晶振控制，氧气的分压由离子规监测，形成的所述硅氧化物中氧的浓度由在位俄歇电子谱得到。
14.根据权利要求12所述的方法，其特征在于，执行所述分子束外延工艺时，所述半导体衬底的温度控制在500°C。
15.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述高k介电层。
16.根据权利要求1所述的方法，其特征在于，采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层。
17.根据权利要求1或16所述的方法，其特征在于，所述功函数金属层包括一层或多层金属。
18.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺或物理气相沉积工艺进行所述金属栅的回填。
19.根据权利要求1或18所述的方法，其特征在于，所述金属栅的材料为钨或铝。
20.一种在半导体衬底和高k介电层之间形成界面层的方法，其特征在于，采用分子束外延工艺形成所述界面层，执行所述分子束外延工艺时，硅分子束通过电子蒸发固体硅源得到，硅的沉积速率由石英晶振控制，氧气的分压由离子规监测，构成所述界面层的硅氧化物中氧的浓度由在位俄歇电子谱得到，所述半导体衬底的温度控制在500 °C。
【文档编号】H01L21/285GK103632940SQ201210303558
【公开日】2014年3月12日 申请日期:2012年8月23日 优先权日:2012年8月23日
【发明者】卜伟海, 黄河 申请人:中芯国际集成电路制造(上海)有限公司