高压金属氧化物半导体晶体管元件的制作方法
【专利摘要】本发明公开一种高压金属氧化物半导体晶体管元件，其包含有一基底、至少一设置于该基底上的绝缘结构、一设置于该基底上的栅极、以及一源极区域与一漏极区域，设置于该栅极两侧的该基底内。该绝缘结构内包含有一凹槽，而该栅极则包含一设置于该基底表面上的第一栅极部分，以及一设置于该凹槽内的第二栅极部分，且该第二栅极部分由该第一栅极部分向下延伸。
【专利说明】高压金属氧化物半导体晶体管元件
【技术领域】
[0001]本发明涉及一种高压金属氧化物半导体(high voltagemetal-oxi de-semi conductor,以下简称为HV MOS)晶体管兀件，尤其是涉及一种高压横向双扩散金属氧化物半导体(high voltage lateral double-diffusedmetal-oxi de-semi conductor, HV-LDMOS)晶体管兀件。
【背景技术】
[0002]在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedM0S，DM0S)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS, VDM0S)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。而LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流 / 交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为具有一低掺杂浓度、大面积的横向扩散漂移区域，其目的在于缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的击穿电压(breakdown voltage)。
[0003]现有的HV-LDMOS晶体管元件设置于一半导体基底上，其具有一 P型阱、设置于P型阱中的一源极与一高浓度的P型掺杂区、一栅极与一漏极。漏极为一高浓度的N型掺杂区，且设置于一 N型阱中。此一 N型阱即前述的漂移区域，其掺杂浓度与长度影响了HV-LDMOS晶体管元件的击穿电压与导通电阻(0N-resistance，Rw)。HV-LDMOS晶体管元件的栅极设置于一栅极介电层上，且延伸至一场氧化层上方。
[0004]由于HV MOS晶体管元件所追求的两个主要特性为低导通电阻以及高击穿电压，且这两个要求常常是彼此冲突难以权衡的。因此目前仍需要一种可在高电压环境下正常运作，且同时满足低导通电阻以及高击穿电压两个要求的解决途径。
【发明内容】
[0005]因此，本发明的一目的在于提供一具有低导通电阻与高击穿电压的HVMOS晶体管元件。
[0006]为达上述目的,本发明提供一种HV MOS晶体管元件。该HV MOS晶体管元件包含有一基底、至少一设置于该基底上的绝缘结构、一设置于该基底上的栅极、以及一源极区域与一漏极区域，设置于该栅极两侧的该基底内。该绝缘结构内包含有一凹槽，而该栅极则包含一设置于该基底表面上的第一栅极部分，以及一设置于该凹槽内的第二栅极部分，且该第二栅极部分由该第一栅极部分向下延伸。
[0007]根据本发明所提供的HV MOS晶体管元件，在绝缘结构内设置一凹槽，并在凹槽中设置由第一栅极部分延伸出来的第二栅极部分，以增加电流路径(current path)的长度与电荷聚集区域(charge accumulation area),并用于同时达到降低导通电阻于提升击穿电压的目的，降低导通电阻与击穿电压比(Rqn/BVD ratio)。
【专利附图】
【附图说明】
[0008]图1为本发明所提供的一 HV MOS晶体管元件的第一较佳实施例的部分布局图案示意图；
[0009]图2为图1中沿A-A’切线所获得的剖面示意图；
[0010]图3为本发明所提供的一 HV MOS晶体管元件的第二较佳实施例的部分布局图案示意图；
[0011]图4为图3中沿B-B’切线所获得的剖面示意图；
[0012]图5则为图3中沿C-C’切线所获得的剖面示意图；
[0013]图6为本发明所提供的一 HV MOS晶体管元件的第三较佳实施例的部分布局图案示意图；
[0014]图7为图6中沿D-D’切线所获得的剖面示意图；
[0015]图8则为图6中沿E-E’切线所获得的剖面示意图；
[0016]图9与图10分别为本较佳实施例所提供的其他变化型的部分示意图。
[0017]主要元件符号说明
[0018]100,200,300`高压金属氧化物半导体晶体管元件
[0019]102、202、302基底
[0020]104,204,304浅沟隔离
[0021]106,206,306有源区域
[0022]206a、306a有源区域主体部分
[0023]206b、306b有源区域指状部分
[0024]108、208、308基体区域
[0025]110,210,310源极区域
[0026]112、212、312漏极区域
[0027]114、214、314P 型掺杂区
[0028]116、216、316η 型高压阱区
[0029]118、218、318η 型阱区
[0030]120,220,320栅极
[0031]120a、220a、320a第一栅极部分
[0032]120b,220b,320b第二栅极部分
[0033]122、222、322栅极介电层
[0034]124、224、324栅极导电层
[0035]130,230,330绝缘结构
[0036]132、232、332凹槽
[0037]A-A，、B-B，、C-C，、D_D，、 切线
[0038]E-E ’
【具体实施方式】[0039]请参阅图1至图2，其中图1为本发明所提供的一 HV MOS晶体管元件的第一较佳实施例的部分布局图案示意图，图2为图1中沿A-A’切线所获得的剖面示意图。如图1与图2所示，本较佳实施例所提供的HV MOS晶体管元件100设置于一基底102，例如一硅基底上。基底102具有一第一导电型态，在本较佳实施例中该第一导电型态为P型。本较佳实施例所提供的HV MOS晶体管元件100包含一栅极120，设置于基底102上，在基底102内包含一有源区域(active region) 106，而栅极120覆盖部分有源区域106。有源区域106包含一第二导电型态，第二导电型态与第一导电型态互补(complementary)，因此在本较佳实施例中第二导电型态为η型，而有源区域106为一 η型区域。在有源区域106中，形成有一基体区域108 (仅示于图2)，而基体区域108包含第一导电型态，故为一 P型基体区域。在栅极120两侧的基底102内，分别设置有一源极区域110 (仅示于图2)与一漏极区域112 (仅示于图2)，源极区域110与漏极区域112皆包含第二导电型态，故分别为一 η型源极区域与一η型漏极区域。如图2所示，源极区域110设置于P型基体区域108中。此外，在ρ型基体区域108中，还设置有一与η型源极区域110互补的ρ型掺杂区114，且ρ型掺杂区114与η型源极区域110电连接。另外本较佳实施例所提供的HV MOS晶体管元件100在漏极端，还设置有一 η型高压阱区116与另一 η型阱区118。如图2所示，漏极区域112设置于η型阱区118中，而η型阱区118则设置于η型高压阱区116中。基底102上还设置有多个用以电性隔离HV MOS晶体管元件100与其他元件的浅沟隔离(shallow trench isolation,STI)104与至少一设置于栅极120下方的基底102内的绝缘结构130。另外值得注意的是，在图1中为强调栅极120、有源区域106与绝缘结构130的空间相对关系，而未绘示出源极区域110、漏极区域112、基体区域108、ρ型掺杂区114、η型高压阱区116与η型阱区118等构成元件，但熟习该项技艺的人士应可根据图2的揭露轻易得知上述构成元件的形成位置，故该多个构成元件的空间关系不再赘述。
[0040]请同时参阅图1与图2。本较佳实施例所提供的HV MOS晶体管元件100所提供的绝缘结构130，例如但不限于STI，设置于栅极120下方靠近漏极区域112的一端的基底102内，且如图1所示，栅极120覆盖部分绝缘结构130。此外需注意的是，根据本较佳实施例，于形成栅极120之前，利用一图案化掩模(图未示)覆盖部分绝缘结构130。举例来说，图1所示的虚线框即为图案化掩模暴露的区域。随后进行一蚀刻制作工艺，并可通过任何对于掺杂区域与绝缘材料具有高蚀刻比的合适蚀刻剂，在不影响有源区域106轮廓的前提下，通过图案化掩模于绝缘结构130内形成一凹槽132。凹槽132的一深度小于绝缘结构130的一深度，且凹槽132的一宽度小于绝缘结构130的一宽度。随后在于基底102上依序形成一栅极介电层122与一栅极导电层124。栅极介电层122的形成可通过任何合适的制作工艺，例如沉积制作工艺或热氧化制作工艺，但不限于此。是以，凹槽132内的各表面必定形成有绝缘材料。由于绝缘结构130内形成有凹槽132，因此在形成栅极介电层122与栅极导电层124时，至少栅极导电层124会填入凹槽132中。随后，再图案化栅极介电层122与栅极导电层124，而于基底102上形成如图1与图2所示的栅极120。值得注意的是，由于栅极介电层122与栅极导电层124会填入凹槽132中，因此最终形成的栅极120具有两个部分:设置于基底102表面上的第一栅极部分120a，以及由第一栅极部分120a向下延伸且形成于绝缘结构凹槽132内的第二栅极部分120b。此外，绝缘结构130电性隔离第二栅极部分120b与基底102，且第二栅极部分120b的宽度与厚度分别小于绝缘结构130的宽度与深度。
[0041]请继续参阅图1与图2。如图1所示，由于在本较佳实施例中蚀刻剂通过有源区域106与图案化掩模蚀刻绝缘结构130，因此凹槽132以及填入于凹槽132内的第二栅极部分120b如图1所示，获得一开口朝向源极区域110的U形布局图案。换句话说，第二栅极部分120b包含一连续性形状，且包含一开口朝向源极区域110的U形形状。如图2所示，第一栅极部分120a完全覆盖第二栅极部分120b，且第一栅极部分120a与第二栅极部分120b互相垂直并且彼此实体接触(physically contacted),而在垂直基底102的方向上形成一如图2所示的T形栅极120。更重要的是，由于栅极介电层122设置于第一栅极部分120a与基底102之间，以及第二栅极部分120b与基底102之间，因此当合适的电压施加栅极120时，此一 T形栅极可获得较长的电流路径与较大的电荷聚集区域。
[0042]根据本较佳实施例所提供的HV MOS晶体管元件100，于绝缘结构130内设置一凹槽132，因此在制作栅极120时，获得一形成于基底120表面上的第一栅极部分120a与一设置于凹槽132内的第二栅极部分120b。通过第一栅极部分120a与第二栅极部分120b构成的T形栅极120，本较佳实施例所提供的HV MOS晶体管元件100获得较大电流路径与电荷聚集区域，因此可同时达到降低Ron，提升击穿电压的期待。
[0043]请参阅图3至图5，其中图3为本发明所提供的一 HV MOS晶体管元件的第二较佳实施例的部分布局图案示意图，图4为图3中沿B-B’切线所获得的剖面示意图，而图5则为图3中沿C-C’切线所获得的剖面示意图。另外需注意的是，本较佳实施例中与第一较佳实施例相同的元件可包含相同的材料选择或导电类型，故于后续说明中不再赘述。如图3至图5所示，本较佳实施例所提供的HV MOS晶体管元件200包含一基底202、一设置于基底202上的栅极220、与一形成于基底202内的有源区域206，且栅极220覆盖部分有源区域206。在有源区域206中，形成有一 ρ型基体区域208 (示于图4与图5)。在栅极220两侧的基底202内，分别设置有一 η型源极区域210 (示于图4与图5)与一 η型漏极区域212(示于图4与图5)。此外，在ρ型基体区域208中，更设置有一 ρ型掺杂区214。ρ型基体区域208、η型源极区域210、η型漏极区域212与ρ型掺杂区214的相对关系与第一较佳实施例相同。另外本较佳实施例所提供的HV MOS晶体管元件200在漏极端，更设置于有一 η型高压阱区216与另一 η型阱区218 ;而η型漏极区域212、η型阱区218与η型高压阱区216的相对关系也与第一较佳实施例相同。基底202上更设置有多个用以电性隔离HV MOS晶体管元件200与其他元件的STI 204，与一设置于栅极220下方的基底202内的绝缘结构230。另外值得注意的是，在图3中为强调栅极220、有源区域206与绝缘结构230的空间相对关系，而未绘示出有源区域206以外的掺杂区域，但熟悉该项技术的人士应可根据图4与图5的揭露轻易得知上述构成元件的形成位置，故该多个构成元件的空间关系将不再赘述。
[0044]请继续参阅图3。值得注意的是，在本较佳实施例中，在源极端的有源区域206包含一主体部分206a以及多个指状部分206b，且指状部分206b如图3至图5所示，向漏极区域212的方向延伸。
[0045]请同时参阅图3至图5。如前所述，本较佳实施例于形成栅极220之前，形成一图案化掩模并进行一蚀刻制作工艺，通过图案化掩模于绝缘结构230内形成一凹槽232。凹槽232的一深度小于绝缘结构230的一深度，且凹槽232的一宽度小于绝缘结构230的一宽度。随后在于基底202上依序形成一栅极介电层222与一栅极导电层224。如前所述，由于栅极介电层222与栅极导电层224会填入凹槽232中，因此最终形成的栅极220具有两个部分:设置于基底202表面上的第一栅极部分220a，以及由第一栅极部分220a向下延伸且形成于绝缘结构凹槽232内的第二栅极部分220b，且第二栅极部分220b的厚度与深度分别小于绝缘结构230的宽度与深度。
[0046]请继续参阅图3与图5。如图3所示，由于在本较佳实施例中蚀刻剂通过有源区域206与图案化掩模蚀刻绝缘结构230，因此凹槽232以及填入于凹槽232内的第二栅极部分220b如图3所示，获得一梳子形状的布局图案。换句话说，第二栅极部分220b包含一连续性形状，且包含一梳齿朝向源极区域210、梳柄朝向漏极区域212的梳子形状。如图4与图5所示，第一栅极部分220a完全覆盖第二栅极部分220b，且第一栅极部分220a与第二栅极部分220b互相垂直并且彼此实体接触，而在垂直基底202的方向上形成一如图4与图5所示的T形栅极220。更重要的是，由于栅极介电层222设置于第一栅极部分220a与基底202之间，以及第二栅极部分220b与基底202之间，因此当合适的电压施加栅极220时，此一 T形栅极可获得较长的电流路径与较大的电荷聚集区域。
[0047]根据本较佳实施例所提供的HV MOS晶体管元件200，于绝缘结构230内设置一凹槽232，因此在制作栅极220时，获得一形成于基底202表面上的第一栅极部分220a与一设置于凹槽232内的第二栅极部分220b。通过第一栅极部分220a与第二栅极部分220b构成的T形栅极220，本较佳实施例所提供的HV MOS晶体管元件200具有较大的电流路径与电荷聚集区域，因此可同时达到降低Rw，提升击穿电压的期待。此外，本较佳实施例还通过有源区域206的指状部分206b的设置增加栅极220的通道宽度，故本较佳实施例所提供的HV MOS晶体管元件200更可改善的电性表现。
[0048]请参阅图6至图8，其中图6为本发明所提供的一 HV MOS晶体管元件第三较佳实施例的部分布局图案示意图，图7为图6中沿D-D’切线所获得的剖面示意图，而图8则为图6中沿E-E’切线所获得的剖面示意图。另外需注意的是，本较佳实施例中与第一较佳实施例相同的元件可包含相同的材料选择或导电类型，故于后续说明中不再赘述。如图6至图8所示，本较佳实施例所提供的HV MOS晶体管元件300包含一基底302、一设置于基底302上的栅极320、与一形成于基底300内的有源区域306，且栅极320覆盖部分有源区域306。如图7与图8所示，在有源区域306中，形成有一 ρ型基体区域308、一 η型源极区域310、一 η型漏极区域312、一 ρ型掺杂区314、一 η型高压阱区316与另一 η型阱区318，以及STI 304与绝缘结构330，该多个元件的相对关系如第一较佳实施例所述，故于此不再赘述。另外值得注意的是，在图6中为强调栅极320、有源区域306与绝缘结构330的空间相对关系，而未绘示出η型有源区域306以外的掺杂区域，但熟悉该项技术的人士应可根据图7与图8的揭露轻易得知上述构成元件的形成位置，故该多个构成元件的空间关系将不再赘述。
[0049]请继续参阅图6。值得注意的是，在本较佳实施例中，在源极端的有源区域306也包含一主体部分306a以及多个指状部分306b，且指状部分306b如图6至图8所示，向漏极区域312的方向延伸。
[0050]请同时参阅图6至图8。如前所述，本较佳实施例于形成栅极320之前，形成一图案化掩模(图未示)并进行一蚀刻制作工艺，通过图案化掩模于绝缘结构330内形成一凹槽332，且凹槽332的一深度小于绝缘结构330的一深度，凹槽332的一宽度小于绝缘结构330 的一宽度。随后在于基底302上依序形成一栅极介电层322与一栅极导电层324。值得注意 的是，由于栅极介电层322与栅极导电层324会填入凹槽332中，因此最终形成的栅极320 具有两个部分：设置于基底302表面上的第一栅极部分320a与由第一栅极部分320a向下 延伸，且形成于绝缘结构凹槽332内的第二栅极部分320b。
[0051]请继续参阅图6与图8。如图6所示，由于在本较佳实施例中蚀刻剂通过有源区域 306与图案化掩模蚀刻绝缘结构330，因此凹槽332以及填入于凹槽332内的各第二栅极部 分320b如图6所示，获得一非连续性的形状，例如分别获得一岛状布局图案。换句话说，各 第二栅极部分320b包含一非连续性孤岛形状，且绝缘结构330如图6所示，穿插于第二栅 极部分320b之内。如图7与图8所不，第一栅极部分320a完全覆盖第二栅极部分320b,且 第一栅极部分320a与第二栅极部分320b互相垂直并且彼此实体接触，而在垂直基底302 的方向上形成一如图7与图8所示的T形栅极320。更重要的是，由于栅极介电层322设置 于第一栅极部分320a与基底302之间，以及第二栅极部分320b与基底302之间，因此当合 适的电压施加栅极320时，此一 T形栅极可获得较长的电流路径与较大的电荷聚集区域。
[0052]根据本较佳实施例所提供的HV M0S晶体管元件300，于靠近漏极区域312的绝缘 结构330内设置一凹槽332，因此在制作栅极320时，获得一形成于基底320表面上的第一 栅极部分320a与一设置于凹槽332内的第二栅极部分320b。通过第一栅极部分320a与第 二栅极部分320b构成的T形栅极320，本较佳实施例所提供的HV M0S晶体管元件300具有 较大的电流路径与电荷聚集区域，因此可同时达到降低1^，提升击穿电压的期待。此外，更 通过有源区域306的指状部分306b的设置，增加栅极320的通道宽度，故本较佳实施例所 提供的HV M0S晶体管元件300更可改善电性表现。
[0053]另外，由第一较佳实施例至第三较佳实施例可知，在制作本发明所提供的HV M0S 晶体管元件100/200/300所需的凹槽132/232/332时，会因为图案化掩模与有源区域 106/206/306 (及其指状部分206b/306b)的相对关系获得不同形状的凹槽132/232/332，随 后并获得不同形状的第二栅极部分120b/220b/320b。当图案化掩模靠近漏极端时，第二栅 极部分120b/220b/320b具有一连续性形状，例如图1所示的开口朝向源极区域110的U形 形状。而当图案化掩模稍微往靠近源极端方向设置时，第二栅极部分120b/220b/320b可具 有一连续性形状，例如图3所示的梳子形状。随着图案化掩模再往靠近源极端方向设置，第 二栅极部分120b/220b/320b具有一非连续性的孤岛形状。简单地说，本发明可依不同的产 品需要，通过调整图案化掩模与有源区域106/206/306 (及其指状部分206b/306b)的相对 关系获得不同形状的第二栅极部分120b/220b/320b。
[0054]另外请参阅图9与图10，图9与图10分别为本较佳实施例所提供的其他变化型的 部分示意图。首先需注意的是，图9与图10中仅绘示出栅极与绝缘结构相对关系，但熟悉 该项技术的人士应可根据前述第一至第三较佳实施例的揭露轻易思及其他HV M0S晶体管 组成元件的设置位置，因此该多个组成元件不再赘述。第二需注意的是，图9与图10中所 绘示的栅极与绝缘结构可依制作工艺或产品需要与前述第一至第三较佳实施例的任一者
≤口口。
[0055]如图9所示，根据本发明所提供的变化型所提供的栅极120/220/320，第一栅 极部分120a/220a/320a仍然完全覆盖第二栅极部分120b/220b/320b，但第一栅极部分120a/220a/320a与第二栅极部分120b/220b/320b形成一 L形栅极，而非T形栅极。如图10所示，根据本发明所提供的变化型所提供的栅极120/220/320，在绝缘结构130/230/330中形成凹槽132/232/332时，凹槽132/232/332的深度与宽度可约略等于或小于绝缘结构130/230/330的宽度，因此形成于凹槽132/232/332内的第二栅极部分120b/220b/320b获得更大的宽度，而第一栅极部分120a/220a/320a如图10所示覆盖部分第二栅极部分120b/220b/320b，获得更长的电流路径。此外由于凹槽132/232/332的深度与宽度可约略等于绝缘结构130/230/330的宽度，因此在形成栅极导电层124/224/324时，栅极导电层124/224/324可能填满或不填满凹槽132/232/332。
[0056]由此可知，本发明所提供的变化型与设置于绝缘结构130/230/330内的凹槽132/232/332的大小有关。值得注意的是，本发明所提供的变化型原则在于:凹槽132/232/330的深度与宽度分别小于等于绝缘结构130/230/330的深度与宽度。所以，形成于绝缘结构130/230/330的第二栅极部分120b/220b/320b的厚度与宽度随之具有小于绝缘结构130/230/330的深度与宽度的原则。
[0057]纵上所述，本发明所提供的HV MOS晶体管元件于绝缘结构内设置一凹槽，并于凹槽中设置栅极部分，而根据用以形成凹槽的图案化掩模与有源区域(及其指状部分)的相对关系，本发明所提供的第二栅极部分可包含一连续性的U形形状或梳子形状，或包含一非连续性的岛状。通过于凹槽中设置的第二栅极部分，本发明成功地增加电流路径的长度与电荷聚集区域，用于同时达到降低导通电阻于提升击穿电压的目的，即可达到降低导通电阻与击穿电压比。此外，更通过有源区域的指状部分，增加栅极的栅极宽度，故本发明还可改善HV MOS晶体管元件的电性表现。
[0058]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种高压金属氧化物半导体(high voltage metal-oxide-semiconductor,HV MOS)晶体管元件，包含有: 基底； 至少一绝缘结构，设置于该基底上，且该绝缘结构内包含有一凹槽； 栅极，设置于该基底上，该栅极还包含: 第一栅极部分，设置于该基底表面上；以及 第二栅极部分，该第二栅极部分由该第一栅极部分向下延伸，且设置于该凹槽内；以及 源极区域与漏极区域，设置于该栅极两侧的该基底内。
2.如权利要求1所述的HVMOS晶体管元件，其中该第一栅极部分与该第二栅极部分互相垂直。
3.如权利要求1所述的HVMOS晶体管元件，其中该第一栅极部分与该第二栅极部分彼此实体接触。
4.如权利要求1所述的HVMOS晶体管元件，其中该第二栅极部分包含一连续性形状。
5.如权利要求4所述的HVMOS晶体管元件，其中该第二栅极部分包含一 U形形状，且该U形形状的开口朝向该源极区域。
6.如权利要求4所述的HVMOS晶体管元件，其中该第二栅极部分包含一梳子形状。
7.如权利要求1所述的HVMOS`晶体管元件，其中该第二栅极部分包含一非连续性岛状。
8.如权利要求7所述的HVMOS晶体管元件，其中该绝缘结构穿插于该非连续性岛状的第二栅极部分内。
9.如权利要求1所述的HVMOS晶体管元件，其中该第一栅极部分完全地覆盖该第二栅极部分。
10.如权利要求9所述的HVMOS晶体管元件，其中该第一栅极部分与该第二栅极部分形成一 T形栅极。
11.如权利要求9所述的HVMOS晶体管元件，其中该第一栅极部分与该第二栅极部分形成一 L形栅极。
12.如权利要求1所述的HVMOS晶体管元件，其中该第一栅极部分覆盖部分该第二栅极部分。
13.如权利要求1所述的HVMOS晶体管元件，其中绝缘结构电性隔离该第二栅极部分与该基底。
14.如权利要求1所述的HVMOS晶体管元件，还包含一栅极介电层，设置于该第一栅极部分与该基底之间。
15.如权利要求14所述的HVMOS晶体管元件，其中该栅极介电层还设置于该第二栅极部分与该基底之间。
16.如权利要求1所述的HVMOS晶体管元件，其中该凹槽的一深度小于该绝缘结构的一深度。
17.如权利要求16所述的HVMOS晶体管元件，其中该第二栅极部分的一厚度小于该凹槽的该深度。
18.如权利要求1所述的HVMOS晶体管元件，其中该第二栅极部分的一宽度小于该绝缘结构的一宽度。
19.如权利要求1所述的HVMOS晶体管元件，还包含一掺杂区域，设置于该基底中，且该栅极覆盖部分该掺杂区域。
20.如权利要求19所述的HVMOS晶体管元件，其中该掺杂区域还包含多个指状部分，且该多个指状部分向该 漏极区域延伸。
【文档编号】H01L29/423GK103633139SQ201210303455
【公开日】2014年3月12日 申请日期:2012年8月23日 优先权日:2012年8月23日
【发明者】李秋德, 林克峰, 张志谦, 陈威霖, 王智充 申请人:联华电子股份有限公司