晶体管的结构及其制作方法

晶体管的结构及其制作方法
【专利摘要】本发明公开一种晶体管的结构及其制作方法，首先，提供一具有第一晶体管区域的半导体基底，接着施行一低温沉积制作工艺，形成一第一伸张应力层于第一晶体管区域内的晶体管上，其中低温沉积制作工艺的温度不大于摄氏300度，继以施行一高温退火制作工艺，其中高温退火制作工艺的温度高于低温沉积制作工艺的温度至少摄氏150度，最后于第一伸张应力层上形成一第二伸张应力层，其中第一伸张应力层的伸张应力值低于第二伸张应力层的伸张应力值。
【专利说明】晶体管的结构及其制作方法
【技术领域】
[0001]本发明涉及一种晶体管结构,特别是涉及一种具有应变娃(strainedsilicon)的晶体管结构。
【背景技术】
[0002]随着半导体产业的发展，半导体元件的切换速度(switching speed)及其操作电压的表现均具有显著的进展。因此，业界对于金氧半场效晶体管元件(Metal-Oxide-Semiconductor Field Effect Transistor, MOS FET)、双载流子晶体管及其他晶体管元件的效能要求也日益严苛。对于目前的MOS晶体管而言，提升载流子迁移率以增加MOS晶体管的速度已成为目前半导体【技术领域】中的主要课题。
[0003]一般而言，MOS晶体管设置于一半导体基底之上，其至少具有一设置于半导体基底表面上的栅极结构、一源极区域以及一漏极区域，分别位于栅极结构的两侧、一通道区域，设置于栅极结构下方的半导体基底内。通过施加特定的电压于栅极结构时所产生的电容效应，通道区域的电阻值便可以被降低，而使得载流子得以在源极区域以及漏极区域间流通。理论上，由于通道区域的晶格排列会影响在其间流通的载流子速率，因此现行的制作工艺通常会另行在半导体基底上形成一层具有应力的应力层，覆盖住栅极结构、源极区域及漏极区域。通过包覆的特性，应力层固有的应力可以被转移或施加至栅极结构下方的通道区域，以便增加晶体管的运作速度。举例来说，对于一 N型MOS晶体管而言，应力层可以是具有一伸张应力的应力层，此伸张应力可以拉大通道区域的半导体基底的晶格排列间隙，进而提升N型MOS晶体管的载流子速率。
[0004]随着对MOS晶体管速度的要求不断提升，上述形成应力层的制作工艺步骤已经面临到其极限。对于N型MOS晶体管来说，为了进一步增加施加于通道区域的伸张应力，现行技术通过调整沉积制作工艺参数，以增加伸张应力层的伸张应力。然而，由于伸张应力层的伸张应力具有一最大极限值，例如1.52亿帕(Giga pascals，Gpa)，若应力值大于此极限值时，伸张应力层就会产生断裂，造成晶体管元件良率的降低。
[0005]因此，有必要提供一晶体管结构和其制作工艺方法，在不致使应力层发生断裂的前提下，使得应力层的应力更有效地被转移至通道区域。

【发明内容】

[0006]本发明的一目的在于提供一晶体管结构和其制作工艺方法，以解决上述的缺失。
[0007]为达上述目的，根据本发明的一较佳实施例，本发明提供一种晶体管的制作方法。首先，提供一半导体基底，其上定义有一第一晶体管区域。于第一晶体管区域内形成至少一晶体管，并施行一低温沉积制作工艺，形成一第一伸张应力层于第一晶体管区域内的晶体管上，其中低温沉积制作工艺的温度不大于摄氏300度。接着施行一高温退火制作工艺，其中高温退火制作工艺的温度高于低温沉积制作工艺的温度至少摄氏150度。最后于第一伸张应力层上形成一第二伸张应力层，其中第一伸张应力层的伸张应力值低于第二伸张应力层的伸张应力值。
[0008]根据本发明的另一较佳实施例，本发明提供一种晶体管的制作方法，其步骤包含提供一半导体基底，其上设置有至少一栅极结构。于栅极结构两侧的半导体基底内分别形成一源极区域以及一漏极区域，以及分别形成一第一伸张应力层及一第二伸张应力层，且形成第一伸张应力层的至少一参数不同于形成第二伸张应力层的参数，其中第一伸张应力层具有一厚度最薄的交界部，且第二伸张应力层的应力会集中在交界部。
[0009]根据本发明的又一较佳实施例，本发明提供一种晶体管结构。此晶体管包含一半导体基底，其上定义有一第一晶体管区域。至少一栅极结构，设置于第一晶体管区域内。一第一应力层，其包含一包覆 栅极结构的弧状部、至少一位于栅极结构侧边的半导体基底上的延伸部，以及一位于弧状部和延伸部间的交界部。其中第一伸张应力层的厚度由弧状部及延伸部往交界部逐渐变薄。一第二伸张应力层，设置于第一伸张应力层之上，以及一源极区域以及一漏极区域，分别位于栅极结构两侧的半导体基底内。
【专利附图】

【附图说明】
[0010]图1至图5绘示的是本发明的第一较佳实施例制作金氧半场效晶体管的方法示意图；
[0011]图6绘示的是本发明的第二较佳实施例的金氧半场效晶体管的剖面结构示意图；
[0012]图7是本发明的另一较佳实施例的金氧半场效晶体管的剖面结构示意图；
[0013]图8至图11绘示的是本发明不同较佳实施例的制作金氧半场效晶体管的方法示意图。
[0014]主要元件符号说明
[0015]10 弧状部12延伸部
[0016]14 交界部101第一晶体管区域
[0017]102 第二晶体管区域112栅极
[0018]114 栅极介电层116半导体基底
[0019]117 浅接面源极延伸118源极区域
[0020]119 浅接面漏极延伸120漏极区域
[0021]122 通道区域130衬垫层
[0022]132 间隙壁133、135栅极结构
[0023]134、136 金氧半导体晶体管138、139金氧半场效晶体管
[0024]142 金属硅化物层144第一伸张应力层
[0025]146 第二伸张应力层160衬垫层
[0026]246 第二伸张应力层264,265氮化娃层
[0027]310 退火制作工艺410半导体基底
[0028]412 栅极418源极区域
[0029]420 漏极区域422通道区域
[0030]430 衬垫层432间隙壁
[0031]433 栅极结构460衬垫层
[0032]S 间隙W宽度[0033]r宽度【具体实施方式】
[0034]下文将搭配图示详述本发明的具有应变硅的晶体管结构及其制作方法。虽然本发明以实施例揭露如下，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定者为准。且为了简洁与清晰起见，部分现有结构的细节将不在此揭露。其中，相同或类似的元件或装置以相同的元件符号表示，且附图以说明为目的，并未完全依照原尺寸做图。此外，在下述的各【具体实施方式】中，「伸张应力层」及「压缩应力层」的判定以晶体管元件内的特定区域，例如通道区域，作为判定其应力特性的基础。举例来说，所谓的「伸张应力层」定义为通过应力层本身的特性， 例如收缩性，而对晶体管元件的通道区域产生一「伸张应力」。然而，此「伸张应力层」则可能对其他的非通道区域产生一「收缩应力」。因此，「伸张应力层」与「收缩应力层」的应力作用方式应视内文的叙述始可确定，亦即，「伸张、收缩应力层」与「伸张、收缩应力」间并非为绝对性地相对应。
[0035]首先，请参照图1至图6，其绘示的是本发明的第一较佳实施例制作金氧半场效晶体管的方法示意图。其中，在图1至图6中对于与本发明栅极介电层114有关的光刻及蚀刻制作工艺为本【技术领域】中具有通常知识者所熟知，因此并未明示于图中。又，下文以金氧半导体场效晶体管作为本发明的实施标的，且其可以包含利用前栅极(Gate-First)、后栅极(Gate-Last)、后高介电(HK-Last)等制作工艺技术制备的高介电金属栅极(HK/MG)的晶体管元件，或鳍式场效晶体管(FinFET)等非平面晶体管元件，但不限于此。此外，在不违背本发明的精神下，本发明应可应用于其他的晶体管元件，例如单载流子晶体管及其他双载流子晶体管，但不限于此。
[0036]如图1所示，首先提供一半导体基底116，例如一硅质基底或者是一硅覆绝缘(Silicon-0n-1nsulator，S0I)基底等的各式半导体基底。半导体基底116上定义有一第一晶体管区域101，且第一晶体管区域101较佳至少包含两个N型金氧半场效晶体管，但不限定于此，第一晶体管区域101内也可以包含至少一 N型金氧半场效晶体管与至少一 P型金氧半场效晶体管以及一隔开两晶体管的浅沟隔离(Shallow TrenchInsulatation, STI) 115等的绝缘结构。又，在其他实施例中，半导体基底116另可包含一第二晶体管区域，此特征将于文末详述之。
[0037]在制备金氧半场效晶体管的过程中，首先会在第一晶体管区域101的半导体基底116上各形成一栅极介电层114以及一位于栅极介电层114上的栅极112。各栅极介电层114与其上的栅极112可构成一栅极结构133，其中栅极112通常包含有掺杂多晶硅(dopedpolysilicon)、金属娃化物等的导电材料，栅极介电层114则可为二氧化娃(silicondioxide, SiO2)或氮化娃(siliconnitride)或氮氧化娃等或其他具有高介电常数的金属氧化物等的绝缘材料。接着，利用不同的掩模以及离子布植制作工艺，在各栅极112 二侧的半导体基底116中分别形成一浅接面源极延伸117以及一浅接面漏极延伸119，而浅接面源极延伸117以及浅接面漏极延伸119之间即为金氧半场效晶体管134、136的通道区域122。根据本发明的较佳实施例，为了使后续沉积的应力层具有所需的形貌，两相邻栅极结构133间较佳会具有一宽度W小于100纳米的间隙S，且在此间隙S内较佳不会包含有浅沟槽绝缘结构(shallow trenchisolation, STI)。
[0038]之后，进行多次化学气相沉积以及蚀刻制作工艺，在各栅极112侧壁上形成一衬垫层130与一间隙壁132。衬垫层130位于各栅极112的周围侧壁上，而间隙壁132则位于各衬垫层130上。其中，衬垫层130的材料可包含有氧化硅等，且通常为L型；而间隙壁132的材料则可包含有氮硅化合物或氧硅化合物等单层结构或复合层结构。在形成间隙壁132后，接着进行至少一离子布植制作工艺，将掺质注入半导体基底116中，由此于第一晶体管区域101内的各栅极112两侧的半导体基底116内分别形成一源极区域118以及一漏极区域120。在此需注意的是，本实施例的源极区域118为一共用源极，但不限于此。也就是说，根据本发明的其他较佳实施例，第一晶体管区域内也可以具有共用漏极的结构。
[0039]随后如图2所示，为了使后续沉积的应力层具有所需的渐缩形貌，可选择性地对间隙壁132进行一削薄制作工艺，使得间隙壁132的侧壁表面较垂直于半导体基底116，甚至可完全去除间隙壁132。此削薄制作工艺可以包含干式蚀刻或湿式蚀刻，较佳而言为一干式蚀刻。接着，可以进行一自对准金属硅化物制作工艺，使第一晶体管区域101的栅极112、源极区域118与漏极区域120的部分表面形成一金属硅化物层142。其中，自对准金属硅化物制作工艺可包含沉积金属、形成金属硅化物及移除金属等制作工艺步骤。又根据另一实施例，施行自对准金属硅化物制作工艺的时点也可以优先于施行间隙壁132消薄制作工艺的时点前。由于上述的步骤为本领域的技术人员所熟知，在此便不加赘述。
[0040]仍如图2所示，为了增进半导体基底116与后续形成的应力层的附着特性，本发明也可选择性地于应力层形成之前先在半导体基底116表面顺向性地形成一层衬垫层160，例如氧化硅层，以包覆栅极结构133 (包含栅极112及栅极间隙壁132)及覆盖栅极间隙壁132侧边的半导体基底116。其中衬垫层160的形成方式可以通过化学沉积制作工艺或高温氧化制作工艺，但不限于此。需注意的是，衬垫层160并非本发明的必要元件，故本发明也可省略制作衬垫层160。
[0041]继以如图3所示，在预定的温度、压力以及气流流速的情况下施行一低温沉积制作工艺，于第一晶体管区域内101内的半导体基底116上形成一第一伸张应力层144，以包覆各栅极结构133 (包含间隙壁132与金属硅化物层142表面)并覆盖栅极结构133周围的半导体基底116。由于两相邻栅极结构133间的间隙宽度W较佳小于100纳米，因此第一伸张应力层144较佳不会具有完全均匀的厚度。举例来说，在各栅极结构133侧边与半导体基底116交界处的第一伸张应力层144厚度会薄于各栅极结构133正上方的第一伸张应力层144的厚度。在此需注意的是，第一伸张应力层144较佳为对相对应通道区域122施加伸张应力的一应力层，例如一氮化硅层，因此可以增加通道区域122内载流子的迁移率。根据本发明的较佳实施例，此时第一伸张应力层144的厚度较佳约介于5埃至90埃之间，更佳为5埃至20埃。此外，上述低温沉积制作工艺的温度较佳不大于摄氏300度，更佳介于摄氏200度至300度之间，以形成一松散的应力层，且其沉积方式可以是等离子体加强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition, PECVD)制作工艺、次常压化学气相沉积(Sub-Atmospheric pressure Chemical Vapor Deposition, SACVD)制作工艺或高密度等离子体化学气相沉积(High-Densityplasma Chemical Vapor Deposition, HDCVD)制作工艺等沉积制作工艺。
[0042]在低温沉积制作工艺之后，根据本发明的第一较佳实施例，施行一高温退火制作工艺，以去除第一伸张应力层144内的氢键(hydrogen bonds)而致密化原本松散的第一伸张应力层144。根据本发明的较佳实施例，上述的低温沉积制作工艺与高温退火制作工艺间会具有一预定的温度差。举例来说，当低温沉积制作工艺的温度介于摄氏200度至300度之间时，高温退火制作工艺的温度较佳高于低温沉积制作工艺至少摄氏150度，更佳为大约摄氏150度。如此，通过摄氏350度至450度之间的高温退火制作工艺，第一伸张应力层144的厚度可以更进一步致密化而变薄，因而强化本发明所需的渐缩特征。
[0043]举例来说，如图4所示，根据本发明的一较佳实施例，高温退火制作工艺后的第一伸张应力层144包含一包覆栅极结构133的弧状部10、至少一位于栅极结构133侧边的半导体基底116上的延伸部12，以及一位于弧状部10和延伸部12间的交界部14，其中第一伸张应力层144的厚度会由各弧状部10及各延伸部12往对应的交界部14逐渐变薄。本发明的一特征在于通过低温沉积制作工艺与高温退火制作工艺间的温度差，使得交界部14具有较薄的厚度，亦即，第一伸张应力层144为一厚度不均的薄层。在后续制作工艺中，若进一步在第一伸张应力层144之上覆盖具有伸张应力的其他层，则伸张应力可以被集中在第一伸张应力层144的交界部14，或称为应力集中区。又由于交界部14位于通道区域122的两侧，因此伸张应力的指向可近乎平行于通道区域122，使得通道区域122内的晶格能被有效地拉伸。比起现有技术中厚度均匀的应力层，本发明应力层的伸张应力可以被更有效地被施加至通道区域122。
[0044]接着，如图5所示，可相继进行至少一沉积制作工艺以及至少一退火制作工艺，在第一伸张应力层144上形成至少一第二伸张应力层146，例如可为一氮化硅单层结构，其中第二伸张应力层146同样可以将伸张应力施加于通道区域122，以增进载流子的迁移率。根据本发明的一较佳实施例，形成第一伸张应力层144的沉积制作工艺与形成第二伸张应力层146的沉积制作工艺至少有一参数互不相同，例如温度、压力、气体浓度、沉积功率等参数，但较佳不会包含沉积时间。且第二伸张应力层146的平均厚度及伸张应力较佳大于第一伸张应力层144的平均厚度及伸张应力。由于第一伸张应力层144的厚度会由各弧状部10及各延伸部12往对应的交界部14逐渐变薄，而致使第二伸张应力层146的应力便会集中在此交界部14，因此可视为是一应力集中区，且此集中区位于各栅极结构133两侧的下部。此外，在第二伸张应力层146的应力不变的状况下，由于第一伸张应力层144的厚度会由各弧状部10及各延伸部12往对应的交界部14逐渐变薄，故第二伸张应力层146的应力于交界部14的可作用面积也相对变小，根据力学的通常性质，可得到更大的伸张压力。其中，上述第二伸张应力层146的厚度较佳约介于20埃至600埃之间。此外，上述形成第二应力层146的沉积制作工艺可以包含一等离子体加强化学气相沉积制作工艺、一次常压化学气相沉积制作工艺或一高密度等离子体化学气相沉积制作工艺等沉积制作工艺。且第一伸张应力层144与第二伸张应力层146可于同一制作工艺机台内所形成，也可由不同的制作工艺机台所制作，端视制作工艺需求。此外，根据其他实施例，第二伸张应力层146与第一伸张应力层144间另可以存在有缓冲层或粘着层，例如氧化硅，用于增加第二伸张应力层146和第一伸张应力层144间的附着性，但不限于此。其中，上述的缓冲层或粘着层可能会部分抵消施加于交界部14的应力。
[0045]根据上述的第一较佳实施例，第一伸张应力层144由各弧状部10及各延伸部12往对应的交界部14逐渐变薄，且交界部14为一连续层。然而，根据本发明的第二较佳实施例，第一伸张应力层144也可以是一在交界部14断开的非连续层，使得第二伸张应力层146可以和第一伸张应力层144下方的部分他层直接接触。本发明的第二较佳实施例的细节举例如下。如图6所示，第二实施例的第一伸张应力层144同样会经过一低温沉积制作工艺及高温退火制作工艺。在高温退火制作工艺之前，第一伸张应力层144为一厚度不均的薄层，其厚度由各弧状部10及各延伸部12往对应的交界部14逐渐变薄。然而，在高温退火制作工艺之后，由于材料特性，例如氢键含量，或制作工艺参数，例如温度，等因素，使得本实施例的第一伸张应力层144会在交界部14断开。因此，后续形成的第二伸张应力层146便可以和第一伸张应力层144下方的衬垫层160部分直接接触。又根据其他的实施例，若第一伸张应力层144下方不具衬垫层160，则第二伸张应力层146便可以直接和栅极间隙壁132部分接触。更甚者，在不具栅极间隙壁132的条件下，第二伸张应力层146更可以与衬垫层130或栅极112直接接触，端视产品需求。由于第一较佳实施例与第二较佳实施例的其他制作工艺步骤与结构大体相同，为了简洁起见在此便不加赘述。
[0046]此外，本发明的第二伸张应力层146不限于是单层结构，其也可为一复合层结构(mult1-layered structure)。请参考图7,本较佳实施例与上述实施例主要不同处在于，本实施例的第二伸张应力层246同时包含有多个次应力层，例如由氮化硅层264与氮化硅层265堆叠而成。较佳来说，第二伸张应力层246内的各次应力层的伸张应力值会由下层往上层递增，但不限于此。此外，类似如上述实施例，第二伸张应力层246与第一伸张应力层144间也可以存在有缓冲层或粘着层(不过缓冲层会抵消应力集中区的应力)，例如氧化硅，用于增加第二伸张应力层246和第一伸张应力层144间的附着性，但不限于此。上述氮化硅层264与氮化硅层265皆可以由一化学气相沉积制作工艺所形成，例如一等离子体加强化学气相沉积制作工艺、一次常压化学气相沉积制作工艺或一高密度等离子体化学气相沉积制作工艺，并于沉积氮化硅层264与氮化硅层265之后皆可进行一活化制作工艺。
[0047]根据上述的各实施例，便完成至少一晶体管结构，且各晶体管结构上方会覆盖有第一伸张应力层144和第二伸张应力层146、246。在之后的制作工艺步骤中，便可以续行沉积介电层、形成接触洞于介电层内、制做导电插塞等制作工艺步骤，使得栅极112、源极区域118与漏极区域120能和接触洞中的导电材料电连接。其中，在蚀刻介电层以形成接触洞的过程中，可以利用第二伸张应力层146、246作为一接触洞蚀刻停止层(Contact Etch StopLayer, CESL) 0当蚀刻制作工艺进行至第二伸张应力层146、246表面时，可再调整制作工艺参数，以于介电层中形成接触洞。此外，上述的各金属硅化物层142也可以在接触洞形成后才被形成于栅极112、源极区域118以及漏极区域120内，端视制作工艺需求。且如图7所示，接触洞720形成于介电层710内，且相对应于栅极112、源极区域118以及漏极区域120所设置。由于上述的制作工艺应为一般现有本技艺者能理解，在此便不详加叙述。
[0048]根据上述实施例，本发明的一特征在于第一伸张应力层144会包含一包覆栅极结构133的弧状部10、至少一位于栅极结构133侧边的半导体基底116上的延伸部12，以及一位于弧状部10和延伸部12间的交界部14，其中第一应力层144的厚度由弧状部10及延伸部12往交界部14逐渐变薄。且第一伸张应力层144可以是连续层或非连续层，端视产品需求。
[0049]又，本发明可以搭配其他的制作工艺步骤，以使本技术可以更全面性地被运用于半导体制作工艺中。举例来说，本发明也可以搭配应力记忆技术(stress memorizationtechnique, SMT)。以下就此技术加以介绍。
[0050]首先，如图8所示，图8可以视为是接续图1的制作工艺步骤，且为了简洁起见，下文取自第一晶体管区域101内的一金氧半场效晶体管134作为本实施例的范例。根据本较佳实施例，在形成漏极区域420与源极区域418之后，可以对半导体基底410进行一预非晶化(Pre-Amorphization Implant, PAI)制作工艺，以在漏极区域420与源极区域418内形成非晶化层。且根据本发明的另一较佳实施例，预非晶化制作工艺也可以在形成漏极区域420与源极区域418之前进行，或利用形成漏极区域420与源极区域418的注入制作工艺来达到非晶化的目的。继以，先后进行化学气相沉积制作工艺及退火制作工艺310，先后形成一第一伸张应力层144以及至少一第二伸张应力层146以覆盖于漏极区域420、源极区域418与栅极结构433 (包含栅极412、栅极介电层414、衬垫层430以及间隙壁432)上。通过退火制作工艺310所提供的高温，例如摄氏1000度，以使半导体基底410内的非晶化层记忆第一伸张应力层144及第二伸张应力层146加诸其上的应力。类似如上述各实施例，通过第一伸张应力层144渐缩的特殊形貌，其可以更有效地拉大通道区域422内的晶格间距。此时，经过退火制作工艺310处理过的半导体基底420已经记忆第一伸张应力层144及第二伸张应力层146所产生的应力。根据产品需求，后续制作工艺可以选择性地再完全去除第一伸张应力层144及第二伸张应力层146，并重复上述实施例中图2至图7的步骤，在此便不加赘述。
[0051]又，根据本发明的其他实施例，第一伸张应力层下方不限定一定要有衬垫层或间隙壁，亦即，本发明上述的第一伸张应力层或位于第一伸张应力层下的衬垫层也可以直接覆盖于一不具间隙壁的栅极结构上。请参考图9与图10，图9与图10分别绘示的是本发明的第三与第四较佳实施例的金氧半场效晶体管的剖面示意图，其中相同的元件或部位沿用相同的符号来表示。且为了简洁起见，下文取自第一晶体管区域101内的一金氧半场效晶体管134作为本实施例的范例。
[0052]如图9所不,根据本发明第三实施例，于沉积第一伸张应力层144或衬垫层460之前，本发明可选择性地去除间隙壁432，在栅极412侧壁上留下约略呈L型的衬垫层430，再利用图2至图5所示各步骤形成衬垫层460、形成一具有渐缩结构的第一伸张应力层144及形成第二伸张应力层146等步骤，以完成本发明的第三较佳实施例。其中，衬垫层460可以直接覆盖于不具间隙壁的栅极结构433表面，使得第二伸张应力层146的应力可以更有效地作用于金氧半场效晶体管134。另外，又根据本发明的第四较佳实施例，如图10所示，间隙壁432与衬垫层430可以被完全去除，而留下不具间隙壁与衬垫层的栅极412。
[0053]在此须注意的是，在本发明的各实施例中，半导体基底上可以另外包含一第二晶体管区域。如图11所示，半导体基底116另包含一第二晶体管区域102，且其内设置有至少二晶体管结构，例如两金氧半场效晶体管138、139。在本实施例中，第二晶体管区域102与第一晶体管区域101的差别在于第二晶体管区域102内的两相邻栅极结构135间会具有较宽之间隙宽度W’，举例来说，间隙宽度W’大于100纳米。由于上述各实施例的第一伸张应力层144全面性地沉积于半导体基底116之上，因此第二晶体管区域102内的第一伸张应力层144也会包覆住相对应的栅极结构135和覆盖源极、漏极区域118、120。然而，由于第二晶体管区域102内的两相邻栅极结构135间具有较宽的间隙宽度W’，因此在第二晶体管区域102内的第一伸张应力层144具有一均匀的厚度，而不会有渐缩的轮廓产生。亦即，SP便通过相同的制作工艺参数和退火制作工艺同时于第一晶体管区域101和第二晶体管区域102形成第一伸张应力层144，第二晶体管区域102内的第一伸张应力层144也不会具有渐缩或断开的交界部。如此，本发明便能由此任两相邻栅极结构135间的不同间隙，形成相同应力层，但可使相同电性的晶体管具有不同应力的结构变化。本实施例可搭配前述的任意实施例，例如选择性地去除间隙壁与衬垫层、先不形成硅化物而在接触洞形成后才进行硅化物制作工艺等。
[0054]综上所述，本发明的一特征在于位于第一晶体管区域101内的第一伸张应力层144会包含一包覆栅极结构133的弧状部10、至少一位于栅极结构133侧边的半导体基底116上的延伸部12，以及一位于弧状部10和延伸部12间的交界部14，其中第一伸张应力层144的厚度会由各弧状部10及各延伸部12往对应的交界部14逐渐变薄，使得交界部14可以是连续或不连续(或断开)的薄层。若在第一伸张应力层144上继续形成具有伸张应力的其他层时(例如第二伸张应力层146)，基于力学的通常性质，伸张应力便容易集中作用于较薄的交界部14 ;又由于交界部14位于通道区域122的两侧，使得此伸张应力的指向可近乎平行于通道区域122，进而可以更有效地将伸张应力施加于通道区域122。受益于本发明的渐缩结构，技术人员便不必采用具有过高应力的应力层，例如伸张应力大于1.52GPa的应力层，因而可以避免应力层发生断裂的情况。
[0055]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种晶体管的制作方法，包含: 提供一半导体基底，其上定义有一第一晶体管区域； 在该第一晶体管区域内形成至少一晶体管； 施行一低温沉积制作工艺，形成一第一伸张应力层于该晶体管上，其中该低温沉积制作工艺的温度小于摄氏300度； 在施行该低温沉积制作工艺之后，施行一高温退火制作工艺，其中该高温退火制作工艺的温度高于该低温沉积制作工艺的温度至少摄氏150度；以及 在该第一伸张应力层上形成一第二伸张应力层，其中该第一伸张应力层的伸张应力值低于该第二伸张应力层的伸张应力值。
2.如权利要求1所述的制作方法，其中该晶体管包含一位于该半导体基底上的栅极结构，且该第一伸张应力层会分别包覆住该栅极结构以及覆盖该栅极结构周围的该半导体基
。
3.如权利要求1所述的制作方法，其中在进行该高温退火制作工艺之前，该第一伸张应力层为一连续层。
4.如权利要求1所述的制作方法，其中在该高温退火制作工艺之后，该第一伸张应力层为一非连续层。
5.如权利要求4所述的制作方法，其中该第二伸张应力层与该栅极结构的下部两侧面直接接触。
6.如权利要求1所述的制作方法，其中该半导体基底另包含第二晶体管区域，且该制作方法另包含: 在该第二晶体管区域内设置至少二栅极结构，其中两相邻的该些栅极结构之间具有一宽度大于100纳米的间隙；以及 形成该第一伸张应力层，顺向性地包覆该些栅极结构及填入该间隙，其中该第二晶体管区域内的该第一应力层为一连续层。
7.如权利要求1所述的制作方法，其中于形成该第一伸张应力层之前另包含有: 形成一氧化硅层，以包覆该栅极结构及覆盖该栅极结构侧边的该半导体基底。
8.如权利要求1所述的制作方法，其中该晶体管为一N型金氧半场效晶体管。
9.一种晶体管的制作方法，包含: 提供一半导体基底，其上设置有至少一栅极结构； 在该栅极结构两侧的该半导体基底内分别形成一源极区域以及一漏极区域；以及 分别形成一第一伸张应力层及一第二伸张应力层，且形成该第一伸张应力层的至少一参数不同于形成该第二伸张应力层的参数，且该制作工艺参数不包含制作工艺时间，其中该第一伸张应力层具有一厚度最薄的交界部，且该第二伸张应力层的应力会集中在该交界部。
10.如权利要求9所述的制作方法,其中该第二伸张应力层的伸张应力值大于该第一伸张应力层的伸张应力值。
11.如权利要求9所述的制作方法，其中该交界部于该栅极结构的下部两侧。
12.如权利要求9所述的制作方法，其中该参数包含压力、温度、气体浓度或沉积功率。
13.如权利要求9所述的制作方法，其中该第一伸张应力层另包含一包覆该栅极结构的弧状部以及至少一位于该栅极结构侧边的该半导体基底上的延伸部，该交界部位于该弧状部和该延伸部之间，且该第一伸张应力层的厚度由该弧状部及该延伸部往该交界部逐渐变薄。
14.一种晶体管,包含: 半导体基底，其上定义有一第一晶体管区域； 至少一栅极结构，设置于该第一晶体管区域内； 第一伸张应力层，包含一包覆该栅极结构的弧状部、至少一位于该栅极结构侧边的该半导体基底上的延伸部，以及一位于该弧状部和该延伸部间的交界部，其中该第一伸张应力层的厚度由该弧状部及该延伸部往该交界部逐渐变薄； 第二伸张应力层，设置于该第一伸张应力层之上；以及 源极区域以及一漏极区域，分别位于该栅极结构两侧的该半导体基底内。
15.如权利要求14所述的晶体管，其中该交界部邻近于该栅极结构两侧与该半导体基底的交界处。
16.如权利要求14所述的晶体管，其中该交界部为一非连续层。
17.如权利要求16所述的晶体管，其中该第二应力层与该栅极结构的下部两侧面直接接触。
18.如权利要求14所述的晶体管,其中该第二伸张应力层的伸张应力值大于该第一伸张应力层的伸张应力值。
19.如权利要求14所述的晶体管，其中该第二伸张应力层直接接触该第一伸张应力层。
20.如权利要求14所述的晶体管，其中该第二伸张应力层包含一复合层结构(mult1-layered structure)。
21.如权利要求14所述的晶体管，其中该栅极结构包含有: 栅极介电层，位于该半导体基底上； 栅极，位于该栅极介电层上；以及 间隙壁，位于该栅极的至少一侧壁上。
22.如权利要求21所述的晶体管，其中该间隙壁的部分表面直接接触该第二应力层。
23.如权利要求14所述的晶体管，其中该半导体基底另包含第二晶体管区域，且该第二晶体管区域内设置有至少二栅极结构，其中两相邻的该些栅极结构之间具有一宽度大于100纳米的间隙。
24.如权利要求23所述的晶体管，其中该第一伸张应力层会包覆住位于该第二晶体管区域内的该些栅极结构并填入该间隙，且该第二晶体管区域内的两相邻的该些栅极结构间的该第一伸张应力层为一连续层。
【文档编号】H01L21/336GK103730365SQ201210390802
【公开日】2014年4月16日 申请日期:2012年10月15日 优先权日:2012年10月15日
【发明者】刘志建, 吴姿锦, 林钰书, 陈哲明, 邓文仪 申请人:联华电子股份有限公司