一种半导体器件及其制备方法
【专利摘要】本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；在所述衬底上形成第一硬掩膜层；图案化所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，形成具有高区和低区的阶梯形衬底；在所述高区的侧壁上形成间隙壁；在所述低区上外延生长半导体材料层，剥离剩余的所述第一硬掩膜层并平坦化，形成混合衬底；在混合衬底上形成第二硬掩膜层；蚀刻高区和低区，蚀刻所述高区至所述氧化物绝缘层，以形成第一鳍片，蚀刻所述低区至所述氧化物绝缘层以下，以形成第二鳍片。本发明所述方法更加简单、精确，进一步提高器件制备的效率和良率。
【专利说明】一种半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
【背景技术】
[0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。使用从通过如蚀刻掉一部分硅层而形成的基板延伸的薄垂直“鳍片”(或鳍片结构)制造典型的FinFET。将FinFET的沟道形成在所述垂直的鳍片中，在所述鳍片的上方形成环绕栅极，并通过栅极从两侧控制沟道。另外，在FinFET的凹陷源极/漏极(S/D)部分中的，利用选择性生长应变材料可用于提高载体迁移率。
[0003]相对于现有的平面晶体管，所述FinFET器件在静电控制方面具有更加优越的性能，因此被广泛应用。常规的FinFET器件的设备中FinFET晶体管中所述鳍片都具有相同的高度。为了进一步提高FinFET器件性能，可以制备具有不同高度的鳍片，现有技术中为了获得高度不同鳍片的场效应晶体管采用下述方法:如图1所示，首先在半导体衬底10上形成氧化物层11，然后沉积半导体材料层12例如硅或者多晶硅，最后在所述半导体材料层上形成氮化硅层13以及图案化的掩膜层，蚀刻上述叠层形成开口露出所述半导体材料层，对所露出的半导体材料层进行氧化，形成二氧化硅层14，如图2所示，去除所述掩膜层，再形成鳍片掩膜层15，如图3所示，然后以鳍片掩膜层为掩膜蚀刻所述氮化物层13、半导体材料层12，如图4所示，去除所述鳍片掩膜层14，得到鳍片，如图5所示，最后形成栅极以及源漏如图6所示，在该技术方案中通过对半导体材料层进行氧化改变半导体材料层的高度，以此为基底形成高度不同的鳍片，改变所述鳍片场效应晶体管的性能以及晶体管总通道的宽度，但是在所述方法中所述鳍片的高度、所述鳍片高度和所形成的沟道宽度之比都不容易控制，影响了鳍片场效应晶体管的性能以及产品的良率。
[0004]目前所述鳍片场效应晶体管制备过程中所述鳍片高度很难控制，现有制备方法还不能很好的解决该问题，影响了所述鳍片场效应晶体管的性能。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]本发明提供了一种半导体器件的制备方法，包括:
[0007]提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；
[0008]在所述衬底上形成第一硬掩膜层；
[0009]图案化所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，以去除部分所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和所述支撑衬底，形成具有高区和低区的阶梯形衬底；
[0010]在所述高区的侧壁上形成间隙壁，以保护所述支撑衬底；
[0011]在所述低区上外延生长半导体材料层，然后剥离剩余的所述第一硬掩膜层并平坦化，以使所述低区和所述高区平齐，形成混合衬底；
[0012]在所述混合衬底上形成第二硬掩膜层；
[0013]蚀刻所述高区和所述低区，蚀刻所述高区至所述氧化物绝缘层，以形成第一鳍片，蚀刻所述低区至所述氧化物绝缘层以下，以形成与所述第一鳍片高度不同的第二鳍片。
[0014]作为优选，所述方法还包括以下步骤:
[0015]在所述第一鳍片和所述第二鳍片的侧壁上形成间隙壁，以保护所述第一鳍片和所述第二鳍片；
[0016]蚀刻去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底；
[0017]氧化所述第二鳍片底部的支撑衬底，以形成氧化物，作为所述第二鳍片的介电层；
[0018]剥离所述第一鳍片和所述第二鳍片的侧壁上的间隙壁，以形成高度不同的鳍片。
[0019]作为优选，蚀刻所述低区至所述氧化物绝缘层的上表面以下，以形成与所述第一鳍片高度不同的第二鳍片。
[0020]作为优选，在所述第一鳍片和所述第二鳍片的侧壁上形成共形间隙壁。
[0021]作为优选，所述第一硬掩膜层为氮化物层。
[0022]作为优选，所述第一硬掩膜层为SiN层。
[0023]作为优选，所述第二硬掩膜层为SiON层、BN层或SiCN层。
[0024]作为优选，所述图案化方法为在所述第一硬掩膜层上形成图案化的掩膜，然后进行反应离子刻蚀。
[0025]作为优选，在所述高区的侧壁上形成间隙壁的方法为:
[0026]在所述高区和所述低区沉积间隙壁材料层，然后进行全面蚀刻，以所述高区的侧壁上形成间隙壁。
[0027]作为优选，在所述低区上外延生长半导体材料层为Si材料层。
[0028]作为优选，选用反应离子刻蚀所述高区和所述低区，以形成所述第一鳍片和所述
第二鳍片。
[0029]作为优选，选用反应离子刻蚀去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底。
[0030]作为优选，所述支撑衬底和所述半导体材料层为Si层。
[0031]本发明还提供了一种上述方法制备得到的半导体器件。
[0032]本发明所述半导体器件为基于混合衬底的具有不同高度鳍片的鳍片场效应晶体管(FinFETs)，在本发明中通过在所述衬底上形成第一硬掩膜层后蚀刻去除部分，以露出所述半导体衬底，然后在露出的半导体衬底上外延生长半导体外延层，通过该步骤在所述衬底上设置了不同厚度的半导体材料层，然后蚀刻最终形成不同高度的鳍片，所述鳍片的高度差为高区和低区中半导体材料层的厚度差，在制备器件过程中通过控制高区和低区中半导体材料层的厚度便可控制所述鳍片的高度差，使得鳍片的高度更加容易控制，本发明所述方法更加简单、精确，进一步提高器件制备的效率和良率。
【专利附图】
【附图说明】
[0033]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0034]图1-6为本发明中制备半导体器件的过程示意图；
[0035]图7-15为本发明中制备半导体器件的过程示意图；
[0036]图16为本发明中制备半导体器件工艺流程示意图。
【具体实施方式】
[0037]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0038]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0039]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0040]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0041]下面结合图7-15对本发明所述半导体器件的制备方法做进一步的说明，本发明所述半导体器件为基于混合衬底的具有不同高度鳍片的鳍片场效应晶体管(FinFETs):
[0042]参照图7，提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种:绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选绝缘体上娃(SOI),所述绝缘体上娃(SOI)包括从下往上依次为支撑衬底201、氧化物绝缘层202以及半导体材料层203，其中所述顶部的半导体材料层为单晶娃层、多晶娃层、SiC或SiGe。在本发明中所述SOI衬底通过晶片直接键合(direct waferbonding)形成。
[0043]由于SOI被制成器件有源区下方具有氧化物绝缘层202，该氧化物绝缘层202埋置于半导体基底层，从而使器件具有更加优异的性能，但并不局限于上述示例。[0044]作为进一步的优选，在本发明中所述支撑衬底和所述半导体材料层为Si层。
[0045]继续参照图7，在所述衬底上形成第一硬掩膜层；
[0046]具体地，在所述绝缘体上硅(SOI)上沉积第一硬掩膜层204，所述第一硬掩膜层为氮化物层，优选为SiN，所述第一硬掩膜层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0047]参照图8，图案化所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，以去除部分所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和所述支撑衬底，形成具有高区和低区的阶梯形衬底；
[0048]具体地，在所述混合衬底上形成图案化的掩膜层，然后采用反应离子刻蚀所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，在该过程中蚀刻至所述支撑衬底并去除部分所述支撑衬底，以在所述混合衬底上形成高区II和低区I，其中去除的支撑衬底的厚度可以为所述支撑衬底厚度的1/5-1/2，但并不局限于所述厚度。
[0049]在该步骤中形成阶梯形的衬底后，在半导体衬底上不同区域形成不同厚度的半导体材料层，以便在后续工艺中形成不同高度的鳍片。
[0050]参照图9，在所述高区的侧壁上形成间隙壁，以保护所述支撑衬底；
[0051]具体地，在所述高区和所述低区沉积间隙壁材料层，然后进行全面蚀刻(Blanketetch)，仅保留位于所述高区侧壁上的间隙壁材料层，以所述高区的侧壁上形成间隙壁。
[0052]所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用全面蚀刻(Blanketetch)方法形成间隙壁。
[0053]参照图10，在所述低区上外延生长半导体材料层，然后剥离剩余所述第一硬掩膜层并平坦化，以使所述低区和所述高区平齐，得到混合衬底；
[0054]具体地，在所述低区中露出的支撑衬底上外延生长半导体材料层，形成半导体外延层，作为优选，所述半导体外延层选择和所述半导体材料层相同的材料，例如硅、多晶硅、SiC或SiGe,所述半导体外延层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延，在本发明中优选选择外延，在进行外延生长过程中所述硅材料层或者多晶硅材料层仅在所述半导体材料层上生长，而不会在所述掩膜层上外延，使该过程更加简单，避免了外延后去除掩膜层上材料层。
[0055]外延生长所述半导体材料层后，还包括剥离所述第一硬掩膜层的步骤，去除所述第一硬掩膜层，露出所述高区中的半导体材料层然后执行一平坦化步骤，以保证所述外延的半导体材料层和所述高区中半导体材料层具有同样的高度，以获得平整的表面，在本发明中优选化学机械平坦化。
[0056]继续参照图10，在所述混合衬底上形成第二硬掩膜层208 ；
[0057]具体地，在所述混合衬底上形成第二硬掩膜层208，所述第二硬掩膜层优选为不同于SiN的材料，在本发明中优选为BN、SiCN和SiON中的一种或者多种，所述第二硬掩膜层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0058]参照图11，蚀刻所述高区和所述低区，蚀刻所述高区至所述氧化物绝缘层，以形成第一鳍片，蚀刻所述低区至所述氧化物绝缘层以下，以形成与所述第一鳍片高度不同的第
二鳍片。
[0059]具体地，图案化所述第二硬掩膜层，以在所述高区和所述低区上形成鳍片图案掩膜，在后续步骤中作为形成鳍片的蚀刻掩膜层，在本发明的【具体实施方式】中，首先在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层上定义了所要形成鳍片形状，然后以所述光刻胶层为掩膜图案化所述第二硬掩膜层，最后去除光刻胶。
[0060]以所述图案化的第二硬掩膜层为掩膜，选用反应离子刻蚀所述高区和所述低区，以分别在所述高区和低区中形成以形成所述第一鳍片20和所述第二鳍片20 '。其中所述第二鳍片20 ,的高度大于所述第一鳍片20的高度，所述高度差为所述高区和低区的高度差。
[0061]在本发明中蚀刻所述低区至所述氧化物绝缘层的上表面以下，更优选蚀刻至所述氧化物绝缘层的上表面和下表面之间的位置，以形成与所述第一鳍片高度不同的第二鳍片。
[0062]参照图12，在所述第一鳍片和所述第二鳍片的侧壁上形成间隙壁，以保护所述第一鳍片和所述第二鳍片；
[0063]具体地，在所述第一鳍片和所述第二鳍片的侧壁上形成共形间隙壁206，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，在本发明中所述第一鳍片和所述第二鳍片的侧壁上共形间隙壁的作用为保护所述第一鳍片和所述第二鳍片在后面高温氧化步骤中不被氧化，因此，所述间隙壁的材料并不局限上述材料，只要能够将所述第一鳍片和所述第二鳍片包围起到保护作用即可。
[0064]参照图13，蚀刻去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底；
[0065]具体地，在本发明中选用反应离子刻蚀去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底，其中以含有间隙壁的所述第二鳍片图案为掩膜蚀刻所述低区中的支撑衬底，以去除部分支撑衬底，在所述第二鳍片下形成具有相同宽度的延长鳍片。所述延长鳍片在后面的工艺中被氧化以形成贯穿阻挡电介质层(punch stop dielectriclayer)。
[0066]在该步骤中优选，蚀刻所述支撑衬底至所述氧化物绝缘层的下表面以下，以保证在执行氧化步骤之后所述高区和低区中的氧化物绝缘层相连。
[0067]参照图14，氧化所述第二鳍片底部的支撑衬底，以形成氧化物，作为所述第二鳍片的介电层；
[0068]具体地，在本发明选用高温氧化所述第二鳍片下的支撑衬底以及所述第二鳍片底部的延长鳍片，形成氧化物层，以作为第二鳍片的贯穿阻挡电介质层(punch stopdielectric layer)。在本发明中所述氧化温度为1200°C以上，以保证形成所述电介质层(punch stop dielectric layer)的厚度,保证器件的性能。[0069]参照图15，剥离所述第一鳍片和所述第二鳍片的侧壁上的间隙壁，以形成高度不同的鳍片。
[0070]作为优选，所述方法还进一步包括在所述鳍片上形成环绕栅极的步骤，进一步，在形成栅极后还可以进一步包括形成源漏的步骤，其中所述栅极以及源漏形成均可以选用本领域常用方法。本发明所述方法中不同高度的鳍片用来形成多沟道鳍片场效应晶体管，还可以用来形成多个不同的鳍片场效应晶体管。
[0071]在本发明中通过在所述混合衬底上形成第一硬掩膜层后蚀刻去除部分，以露出所述半导体衬底，然后在露出的半导体衬底上外延生长半导体外延层，通过该步骤在所述衬底上设置了不同厚度的半导体材料层，然后蚀刻最终形成不同高度的鳍片，所述鳍片的高度差为高区和低区中半导体材料层的厚度差，在制备器件过程中通过控制高区和低区中半导体材料层的厚度便可控制所述鳍片的高度差，使得鳍片的高度更加容易控制，本发明所述方法更加简单、精确，进一步提高器件制备的效率和良率。
[0072]图16为本发明制备半导体器件的工艺流程图，包括以下步骤:
[0073]步骤201提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；
[0074]步骤202在所述衬底上形成第一硬掩膜层；
[0075]步骤203图案化所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，以去除部分所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和所述支撑衬底，形成具有高区和低区的阶梯形衬底；
[0076]步骤204在所述高区的侧壁上形成间隙壁，以保护所述支撑衬底；
[0077]步骤205在所述低区上外延生长半导体材料层，然后剥离剩余的所述第一硬掩膜层并平坦化，以使所述低区和所述高区平齐，形成混合衬底；
[0078]步骤206在所述混合衬底上形成第二硬掩膜层；
[0079]步骤207蚀刻所述高区和所述低区，蚀刻所述高区至所述氧化物绝缘层，以形成第一鳍片，蚀刻所述低区至所述氧化物绝缘层以下，以形成与所述第一鳍片高度不同的第二鳍片；
[0080]步骤208在所述第一鳍片和所述第二鳍片的侧壁上形成间隙壁，以保护所述第一鳍片和所述第二鳍片；
[0081]步骤209蚀刻去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底；
[0082]步骤210氧化所述第二鳍片底部的支撑衬底，以形成氧化物，作为所述第二鳍片的介电层；
[0083]步骤211剥离所述第一鳍片和所述第二鳍片的侧壁上的间隙壁，以形成高度不同的鳍片。
[0084]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层； 在所述衬底上形成第一硬掩膜层； 图案化所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和部分所述支撑衬底，以去除部分所述第一硬掩膜层、所述半导体材料层、所述氧化物绝缘层和所述支撑衬底，形成具有高区和低区的阶梯形衬底； 在所述高区的侧壁上形成间隙壁，以保护所述支撑衬底； 在所述低区上外延生长半导体材料层，然后剥离剩余的所述第一硬掩膜层并平坦化，以使所述低区和所述高区平齐，形成混合衬底； 在所述混合衬底上形成第二硬掩膜层； 蚀刻所述高区和所述低区，蚀刻所述高区至所述氧化物绝缘层，以形成第一鳍片，蚀刻所述低区至所述氧化物绝缘层以下，以形成与所述第一鳍片高度不同的第二鳍片。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤: 在所述第一鳍片和所述第二鳍片的侧壁上形成间隙壁，以保护所述第一鳍片和所述第二鳍片； 蚀刻去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底； 氧化所述第二鳍片底部的支撑衬底，以形成氧化物，作为所述第二鳍片的介电层；` 剥离所述第一鳍片和所述第二鳍片的侧壁上的间隙壁，以形成高度不同的鳍片。
3.根据权利要求1所述的方法，其特征在于，蚀刻所述低区至所述氧化物绝缘层的上表面以下，以形成与所述第一鳍片高度不同的第二鳍片。
4.根据权利要求2所述的方法，其特征在于，在所述第一鳍片和所述第二鳍片的侧壁上形成共形间隙壁。
5.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层为氮化物层。
6.根据权利要求5所述的方法，其特征在于，所述第一硬掩膜层为SiN层。
7.根据权利要求1所述的方法，其特征在于，所述第二硬掩膜层为SiON层、BN层或SiCN 层。
8.根据权利要求1所述的方法，其特征在于，所述图案化方法为在所述第一硬掩膜层上形成图案化的掩膜，然后进行反应离子刻蚀。
9.根据权利要求1所述的方法，其特征在于，在所述高区的侧壁上形成间隙壁的方法为: 在所述高区和所述低区沉积间隙壁材料层，然后进行全面蚀刻，以所述高区的侧壁上形成间隙壁。
10.根据权利要求1所述的方法，其特征在于，在所述低区上外延生长半导体材料层为Si材料层。
11.根据权利要求1所述的方法，其特征在于，选用反应离子刻蚀所述高区和所述低区，以形成所述第一鳍片和所述第二鳍片。
12.根据权利要求2所述的方法，其特征在于，选用反应离子刻蚀去除部分所述低区的支撑衬底，以露出所述第二鳍片底部的支撑衬底。
13.根据权利要求1所述的方法，其特征在于，所述支撑衬底和所述半导体材料层为Si层。
14.一种权利要求1至`13之一所述方法制备得到的半导体器件。
【文档编号】H01L21/336GK103794497SQ201210422103
【公开日】2014年5月14日 申请日期:2012年10月29日 优先权日:2012年10月29日
【发明者】邓浩 申请人:中芯国际集成电路制造(上海)有限公司