一种半导体器件及其制备方法
【专利摘要】本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形凹槽，在形成所述凹槽之前或之后在所述栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B；在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成源漏区。本发明所述方法在外延生长SiGe层之前进行源漏注入，以在所述凹槽的底部形成具有一定浓度梯度的B，从而避免了源漏连通造成的接触漏电，然后在外延的同时原位掺杂B，以形成源漏，避免了源漏注入，更好的保持了PMOS上的压应力，消除了弛豫效应（the?stress?relaxation），进一步提高器件的性能，而且整个制备工艺更加简单。
【专利说明】一种半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
【背景技术】
[0002]随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
[0003]目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延e-SiGe以对衬底的沟道处施加压应力，使PMOS性能提高，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长e-SiGe，但是目前在形成e_SiGe过程中存在很多挑战，例如在整合(integration)、缺陷控制、选择性等等,其中最大的一个问题是在形成所述凹陷外延生长时，随着外延层厚度的增加以及外延层中Ge含量的增加引起源漏区上的应变弛豫(stress relaxation),特别是当PMOS器件尺寸降至32nm级别后,应变弛豫(stressrelaxation)将直接导致器件性能的降低。
[0004]此外，在外延SiGe后通常会进行离子注入，进行掺杂以获得较高的掺杂浓度，在该过程中通常选用高能量、低剂量的B (Boron)在对其源漏进行掺杂，以形成掺杂拖尾(doping tail)轮廓，来降低交界处的漏电，但是在PMOS的SiGe的源漏进行离子注入后通常会导致器件在退火后产生应变弛豫，导致器件性能的降低。现有技术中也可以通过进行在外延生长SiGe的同时在对其源漏进行B (Boron)掺杂，并通过调节气体流量以及其他参数，以达到足够的掺杂浓度，但是通过原位掺杂B时，在SiGe层中可以实现掺杂，但是所述SiGe层与所述衬底交界处不能形成具有浓度梯度的B掺杂，因此SiGe层与所述衬底交界处弓丨起很大的漏电电流，也会降低器件的性能。
[0005]因此，当现有技术中离子注入方法形成源漏时，不能消除离子注入时造成的源漏弛豫，若采用原位掺杂则会造成较大的漏电电流，目前形成外延SiGe层的方法都存在各自的问题，影响了器件的性能，需要对现有技术进行改进以消除所述影响。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了解决上述问题，本发明提供了一种半导体器件的制备方法，包括:
[0008]提供半导体衬底，至少包含栅极结构；
[0009]在所述栅极两侧形凹槽，在形成所述凹槽之前或之后在所述栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ；
[0010]在所述凹槽中外延生长SiGe层,外延生长SiGe层的同时原位掺杂B,以形成源漏区。
[0011]作为优选，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；
[0012]在所述衬底上形成遮蔽材料层；
[0013]在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽，在形成所述凹槽之前或之后在所述PMOS栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ;
[0014]在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成PMOS源漏区；
[0015]在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻，以在所述NMOS栅极结构的侧壁上形成偏移侧壁；
[0016]对所述NMOS区进行源漏注入，以形成NMOS源漏区。
[0017]作为优选，在所述NMOS区上形成掩膜层后，对所述PMOS区进行离子注入，然后对所述PMOS区进行蚀刻，以形成凹槽。
[0018]作为优选，所述离子注入的离子为B或BF2。
[0019]作为优选，所述注入离子为B时，所述离子注入的能量为5~15kev。
[0020]作为优选,所述注入离子为BF2时,所述离子注入的能量为15~60kev。
[0021]作为优选，所述离子·注入的浓度为1E13-1E14原子/cm3。
[0022]作为优选，在所述NMOS区上形成掩膜层后，对所述PMOS区进行蚀刻，以形成凹槽，然后在所述凹槽中进行离子注入。
[0023]作为优选，所述离子注入的离子为B或BF2。
[0024]作为优选,所述注入离子为B时,所述离子注入的能量为20(T5kev。
[0025]作为优选，所述注入离子为BF2时,所述离子注入的能量为500ev~15kev。
[0026]作为优选，所述离子注入的浓度为5Ε11~ 1E13原子/cm3。
[0027]作为优选，在所述凹槽中外延生长SiGe层之前，执行一退火步骤。
[0028]作为优选，所述退火为尖峰退火或者毫秒退火。
[0029]作为优选，所述尖峰退火的峰温为90(Tll0(rC。
[0030]作为优选，所述尖峰退火的峰位驻留时间为0.8^1.5秒。
[0031]作为优选，所述毫秒退火温度为110(Tl300°C。
[0032]作为优选，所述毫秒退火的停留时间为0.2^1毫秒。
[0033]作为优选，所述SiGe层为一层或多层复合叠层。
[0034]作为优选，所述SiGe层中Ge的含量为10~50%。
[0035]作为优选，所述SiGe层中掺杂的B的浓度为1E18~1E21原子/cm3。
[0036]作为优选，所述凹槽为Σ形凹槽。
[0037]作为优选，所述遮蔽材料层为氧化硅和/或氮化硅。
[0038]作为优选，所述方法还包括以下步骤:
[0039]在对所述NMOS区进行源漏注入前，在所述NMOS栅极结构和PMOS栅极结构的侧壁上形成间隙壁。
[0040]作为优选，在所述衬底上形成遮蔽材料层，然后在NMOS上形成图案化光刻胶，蚀刻所述遮蔽材料层在所述PMOS栅极结构的侧壁上形成偏移侧壁。
[0041]本发明还提供了一种半导体器件，所述器件包括:
[0042]栅极结构，位于半导体衬底上；
[0043]原位掺杂了 B的SiGe层，位于所述栅极结构的两侧，以形成源漏区；
[0044]离子注入区，位于所述SiGe层下面的衬底中，具有浓度梯度的B。
[0045]作为优选，所述SiGe层中Ge的含量为10?50%。
[0046]作为优选，所述SiGe层中掺杂的B的浓度为1E18?1E21原子/cm3。
[0047]作为优选，所述SiGe层为一层或多层复合叠层。
[0048]作为优选，所述离子注入区的离子为B或BF2。
[0049]作为优选，所述离子注入区中离子的浓度为5Ε11? 1E14原子/cm3。
[0050]本发明提供了一种半导体器件的制备方法，在本发明中为了降低PMOS弛豫效应(the stress relaxation)以及接触漏电，在形成源漏区时不再执行源漏注入的步骤，而是在外延生长SiGe层之前进行源漏注入，以在所述凹槽的底部形成具有一定浓度梯度的B，从而避免了源漏连通造成的接触漏电，然后在外延的同时原位掺杂B，以形成源漏，避免了源漏注入，更好的保持了 PMOS上的压应力，消除了弛豫效应(the stress relaxation),进一步提高器件的性能，而且整个制备工艺更加简单。
【专利附图】
【附图说明】
[0051]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0052]图1-7为本发明中制备所述半导体器件的过程剖面示意图；
[0053]图8为本发明中制备所述半导体器件的工艺流程图；
[0054]图9为本发明中制备得到的半导体器件的掺杂离子分布示意图。
【具体实施方式】
[0055]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0056]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0057]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0058]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0059]如图1所示，首先提供半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明中优选绝缘体上硅(SOI )，所述绝缘体上硅(SOI)从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
[0060]在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构204或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。
[0061]在本发明中所述的隔离结构将所述衬底分为NMOS区域和PMOS区域，然后在所述衬底上形成栅极结构。
[0062]具体地，在所述衬底上形成PMOS栅极结构202以及NMOS栅极结构302，所述栅极结构形成方法为在所述衬底上形成栅极介电层，所述栅极介电层可以是氧化硅(Si02)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。然后沉积栅极材料层和氧化物层，其中所述栅极材料层包含半导体材料的多层结构，例如硅、锗、金属或其组合。对所述栅极介质层、栅极材料层以及氧化物层进行蚀刻形成栅极结构。
[0063]然后在所述衬底上沉积遮蔽材料层203，以覆盖所述NMOS栅极以及PMOS栅极，其中所述遮蔽材料层203为硬掩膜层，优选氧化硅和/或氮化硅，作为本发明的一个优化实施方式，所述遮蔽材料层为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化娃层、第一氮化娃层。
[0064]然后形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
[0065]参照图4，在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽，在形成所述凹槽之前或之后执行离子注入的步骤，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ；
[0066]下面分别结合图2-4分别对两种情况进行说明:
[0067]参照图2，先形成凹槽然后再离子注入，具体地，首先在NMOS上形成图案化光刻胶，然后蚀刻所述遮蔽材料层，在所述PMOS栅极结构的侧壁上形成偏移侧壁；
[0068]在形成所述PMOS栅极偏移侧壁后接着在所述PMOS栅极的两侧形成凹槽，在本发明中优选形成“ Σ ”形凹陷，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF4、CHF3,另外加上N2、CO2, O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2 或 CO2 或 0210_400sccm，所述蚀刻压力为 30_150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
[0069]在该步骤中，所述离子注入的离子为B或BF2,作为优选，当所述注入离子为B时，所述离子注入的能量为20(T5keV，当所述注入离子为BF2时，所述离子注入的能量为500ef 15kev，在该步骤中所述离子注入的浓度为5Elf 1E13原子/cm3。通过所述注入在凹槽的底部形成了掺杂具有浓度梯度的B的区域20。在该区域位于所述要形成的源漏下面，因此避免了源漏之间的连通，可以消除接触电流，提高器件性能。
[0070]参照图3，先离子注入再形成凹槽，具体地，在所述NMOS区上形成掩膜层后，在所述PMOS区进行离子注入，然后对所述PMOS区进行蚀刻，以形成凹槽，在该步骤中所述离子注入的离子为B或BF2，当所述注入离子为B时，所述离子注入的能量为5~15kev，当所述注入离子为BF2时，所述离子注入的能量为15飞Okev，在该步骤中所述离子注入的浓度为1E13-1E14原子/cm3。然后蚀刻所述PMOS区进行蚀刻，以形成凹槽，具体地的蚀刻方法可以参照第一种方法。
[0071]继续参照图4，根据第一或第二种方式形成掺杂B的衬底后进行一退火步骤，以消除硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，来提高器件效率。
[0072]在该步骤中所述退火为尖峰退火或者毫秒退火，其中，所述尖峰退火的峰温为90(Tl 100 °C，优选为95(Tl050 °C，所述尖峰退火的峰位驻留时间为0.8^1.5秒，优选为
1.(Tl.2秒；当选用毫秒退火时，所述毫秒退火温度为1100-1300?，优选为115(Tl250°C，所述毫秒退火的停留时间为0.2^1毫秒，优选为0.5^0.8毫秒。
[0073]参照图5，在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成PMOS源漏区；
[0074]具体地，在所述PMOS区域形`成的凹陷中外延生长e-SiGe层，以增加PMOS源漏上的压应力，外延生长SiGe层的同时原位掺杂B，在该步骤中形成的所述SiGe层中Ge的含量为10~50%，优选为20~30% ;所述SiGe层中掺杂的B的浓度为1E18~1E21原子/cm3。在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
[0075]作为优选，所述e-SiGe层为一层或多层形成的叠层，在本发明中更优选为多层形成的叠层，其可以包含为与凹槽中的多层底部材料层，以及位于所述底部材料层上的顶部材料层，所述顶部材料层可以为SiGe、Si或含B的Si层中的一种或多种，其顶部材料层的厚度最好大于所述沟道的深度。
[0076]在形成所述SiGe层后，还可以进一步在所述SiGe层上形成盖帽层，所述盖帽层为SiGe或Si，所述盖帽层的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种，沉积形成所述材料层后图案化该材料层，以形成所述盖帽层。然后去除所述NMOS区上的掩膜层。
[0077]参照图6，在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁，然后在NMOS和PMOS栅极上形成间隙壁，并对所述NMOS区进行源漏注入，以形成NMOS源漏区；
[0078]首先，在所述PMOS栅极以及两侧源漏上形成掩膜层，例如光刻胶层，以保护所述PMOS的源漏区，蚀刻所述遮蔽材料层在所述NMOS栅极结构上形成偏移侧壁，然后去除所述掩膜层，在所述NMOS栅极和所述PMOS栅极上形成间隙壁，然后在所述PMOS区上再次形成掩膜层并单独对所述NMOS进行源漏注入，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围，在此不再赘述。
[0079]参照图7，去除所述掩膜层，进行热退火步骤。
[0080]具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。
[0081]所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200°C，所述热退火步骤时间为l-200s。
[0082]作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种:脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
[0083]此外，本发明还提供了一种半导体器件，其特征在于，所述器件包括:
[0084]栅极结构，位于半导体衬底上；
[0085]原位掺杂了 B的SiGe层，位于所述栅极结构的两侧，以形成源漏区；
[0086]离子注入区，位于所述SiGe层下面的衬底中，具有浓度梯度的B。
[0087]其中，所述SiGe层中Ge的含量为10?50%。
[0088]具体地，本发明所述器件中所述器件如图7所示，所述源漏区内包含原位掺杂了 B的SiGe层，避免了源漏注入的步骤，因此能更好的确保了源漏上的压应力，如图9中所示，在较浅的深度处，在SiGe层中掺杂有B，而且在所述SiGe层与所述衬底交界处，交界处下的衬底中也具有一定浓度的B，而且所述B的浓度就有一定的梯度，如虚线右侧所示，因此避免了源漏连通造成的接触漏电。
[0089]本发明提供了一种半导体器件及其制备方法，在本发明中为了降低PMOS弛豫效应(the stress relaxation)以及接触漏电，在形成源漏区时不再执行源漏注入的步骤，而是在外延生长SiGe层之前进行源漏注入，以在所述凹槽的底部形成具有一定浓度梯度的B，从而避免了源漏连通造成的接触漏电，然后在外延的同时原位掺杂B，以形成源漏，避免了源漏注入，更好的保持了 PMOS上的压应力，消除了弛豫效应(the stress relaxation),进一步提高器件的性能，而且整个制备工艺更加简单。
[0090]参照图8，其中示出了本发明制备双外延层的方法流程图，用于简要示出整个制造工艺的流程。
[0091]步骤201所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；
[0092]步骤202在所述衬底上形成遮蔽材料层；
[0093]步骤203在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽，在形成所述凹槽之前或之后在所述PMOS栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ;
[0094]步骤204在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成PMOS源漏区；
[0095]步骤205在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻，以在所述NMOS栅极结构的侧壁上形成偏移侧壁；
[0096]步骤206对所述NMOS区进行源漏注入，以形成NMOS源漏区。
[0097]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供半导体衬底，至少包含栅极结构； 在所述栅极两侧形凹槽，在形成所述凹槽之前或之后在所述栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ； 在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成源漏区。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构； 在所述衬底上形成遮蔽材料层； 在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽，在形成所述凹槽之前或之后在所述PMOS栅极两侧进行离子注入，以在所述凹槽底部的衬底中掺杂具有浓度梯度的B ; 在所述凹槽中外延生长SiGe层，外延生长SiGe层的同时原位掺杂B，以形成PMOS源漏区； 在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻，以在所述NMOS栅极结构的侧壁上形成偏移侧壁； 对所述NMOS区进行源漏注入，以形成NMOS源漏区。
3.根据权利要求2所述的方法，其特征在于，在所述NMOS区上形成掩膜层后，对所述PMOS区进行离子注入，然后对所述PMOS区进行蚀刻，以形成凹槽。
4.根据权利要求3所述的方法，其特征在于，所述离子注入的离子为B或BF2。
5.根据权利要求4所述的方法，其特征在于，所述注入离子为B时，所述离子注入的能量为5~15kev。
6.根据权利要求4所述的方法，其特征在于，所述注入离子为BF2时，所述离子注入的能量为15~60kev。
7.根据权利要求3或4所述的方法，其特征在于，所述离子注入的浓度为1E13-1E14原子 / cm3。
8.根据权利要求2所述的方法，其特征在于，在所述NMOS区上形成掩膜层后，对所述PMOS区进行蚀刻，以形成凹槽，然后在所述凹槽中进行离子注入。
9.根据权利要求8所述的方法，其特征在于，所述离子注入的离子为B或BF2。
10.根据权利要求9所述的方法，其特征在于，所述注入离子为B时，所述离子注入的能量为200~5kev。
11.根据权利要求9所述的方法，其特征在于，所述注入离子为BF2时，所述离子注入的能量为500ev~15kev。
12.根据权利要求8或9所述的方法，其特征在于，所述离子注入的浓度为5Ε11-1Ε13原子/cm3ο
13.根据权利要求1或2所述的方法，其特征在于，在所述凹槽中外延生长SiGe层之前，执行一退火步骤。
14.根据权利要求13所述的方法，其特征在于，所述退火为尖峰退火或者毫秒退火。
15.根据权利要求14所述的方法，其特征在于，所述尖峰退火的峰温为900-1100?。
16.根据权利要求14所述的方法，其特征在于，所述尖峰退火的峰位驻留时间为.0.8~1.5 秒。
17.根据权利要求14所述的方法，其特征在于，所述毫秒退火温度为110(Tl30(rC。
18.根据权利要求14所述的方法，其特征在于，所述毫秒退火的停留时间为0.2^1毫秒。
19.根据权利要求1或2所述的方法，其特征在于，所述SiGe层为一层或多层复合叠层。
20.根据权利要求1或2所述的方法，其特征在于，所述SiGe层中Ge的含量为10~50%。
21.根据权利要求1或2所述的方法，其特征在于，所述SiGe层中掺杂的B的浓度为1E18~1E21 原子 /cm3。
22.根据权利要求1或2所述的方法，其特征在于，所述凹槽为Σ形凹槽。
23.根据权利要求2所述的方法，其特征在于，所述遮蔽材料层为氧化硅和/或氮化硅。
24.根据权利要求2所述的方法，其特征在于，所述方法还包括以下步骤: 在对所述NMOS区进行源漏注入前，在所述NMOS栅极结构和PMOS栅极结构的侧壁上形成间隙壁。
25.根据权利要求2所述的方法，其特征在于，在所述衬底上形成遮蔽材料层，然后在NMOS上形成图案化光刻胶，蚀刻所述遮蔽材料层在所述PMOS栅极结构的侧壁上形成偏移侧壁。
26.一种半导体器件，其特征在于，所述器件包括: 栅极结构，位于半导体衬底上； 原位掺杂了 B的SiGe层，位于所述栅极结构的两侧，以形成源漏区； 离子注入区，位于所述SiGe层下面的衬底中，具有浓度梯度的B。
27.根据权利要求26所述的器件，其特征在于，所述SiGe层中Ge的含量为10飞0%。
28.根据权利要求26所述的器件，其特征在于，所述SiGe层中掺杂的B的浓度为1E18~1E21 原子 /cm3。
29.根据权利要求26所述的器件，其特征在于，所述SiGe层为一层或多层复合叠层。
30.根据权利要求26所述的器件，其特征在于，所述离子注入区的离子为B或BF2。
31.根据权利要求26所述的器件，其特征在于，所述离子注入区中离子的浓度为5Ε11~1Ε14 原子 /cm3。
【文档编号】H01L27/092GK103794559SQ201210422173
【公开日】2014年5月14日 申请日期:2012年10月29日 优先权日:2012年10月29日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司