专利名称：闪存器件的形成方法
技术领域：
本发明涉及半导体制造技术领域，尤其涉及一种闪存器件的形成方法。
背景技术：
在目前的半导体产业中，集成电路产品主要可分为三大类型模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。现有技术提出了一种双栅闪存(2T Flash)的存储器结构，如图I所示，，包括半导体衬底100，所述半导体衬底100表面具有相邻的选择栅结构101和控制栅结构102，所述控制栅结构102包括隧穿氧化层110、隧穿氧化层110表面的浮栅层111、浮栅层111表面的ONO层112、以及ONO层112表面的控制栅层113，所述选择栅结构101包括隧穿氧化层120、以及隧穿氧化层120表面的选择栅121，其中，所述选择栅121与所述浮栅层111同时形成；位于所述选择栅结构101和控制栅结构102之间的半导体衬底100内的源区103 ;位于所述选择栅结构101和控制栅结构102另一侧的半导体衬底100内的第一漏区104和第二漏区105 ;位于选择栅121表面的第一导电插塞106 ;位于控制栅结构102的控制栅113表面的第二导电插塞107 ;位于第一漏区104和第二漏区105表面的第三导电插塞108。需要说明的是，由于所述选择栅结构101和控制栅结构102同时形成，因此所述选择栅结构101中的选择栅表面还具有ONO层122、以及ONO层122表面的控制栅层123。然而，现有的双栅闪存器件的生产成本较高，且形成工艺复杂。更多闪存器件的相关资料请参考专利号为US 6696724B2的美国专利文件。
发明内容
本发明解决的问题是提供一种闪存器件的形成方法，减少双栅闪存器件的生产成本，并简化制造工艺。为解决上述问题，本发明提供一种闪存器件的形成方法，包括提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成闪存单元，所述第二区域用于形成逻辑单元，所述第一区域的半导体衬底表面具有隧穿氧化层、以及所述隧穿氧化层表面的浮栅层，所述第一区域的浮栅层表面、以及第二区域的半导体衬底表面具有介质层；对所述第二区域的半导体衬底进行第一次离子注入，形成第一阱区；去除所述第一阱区表面的介质层；去除第一阱区的介质层后，对所述第二区域的半导体衬底进行第二次离子注入，形成与第一阱区相邻的第二阱区；去除所述第二阱区表面的介质层；在去除第一阱区和第二阱区表面的介质层之后，在第一区域的介质层表面、以及第二区域的半导体衬底表面形成栅氧化层、以及栅氧化层表面的栅极层；刻蚀第一区域的部分栅极层、栅氧化层、介质层和浮栅层，在第一区域的半导体衬底表面形成相邻的第一栅极结构和第三栅极结构；刻蚀第二区域的部分栅极层，分别在第一阱区和第二阱区的半导体衬底表面形成第二栅极结构，并同时刻蚀所述第三栅极结构的部分栅极层、栅氧化层和介质层，直至暴露出第三栅极结构内的浮栅层为止，在所述第三栅极结构内形成开口。可选地，所述介质层包括第一氧化层、所述第一氧化层表面的氮化硅层、以及所述氮化硅层表面的第二氧化层，所述第一氧化层和第二氧化层的形成工艺为高温氧化工艺或化学气相沉积工艺，所述氮化硅层的形成工艺为化学气相沉积工艺。可选地，所述形成第一阱区和去除所述第一阱区表面的介质层的工艺在同一光刻掩膜下进行；所述形成第二阱区和去除所述第二阱区表面的介质层的工艺在同一光刻掩膜下进行。可选地，所述第三栅极结构用于作为选择栅，且所述第三栅极结构内的浮栅层作为选择栅的栅极。可选地，所述去除介质层的工艺为各向异性干法刻蚀或各向同性湿法刻蚀。可选地，所述隧穿氧化层和栅氧化层的形成工艺为高温氧化工艺或化学气相沉积工艺。可选地，所述浮栅层和栅极层的材料为多晶硅，形成工艺为化学气相沉积工艺。可选地，所述形成第一栅极结构、第二栅极结构和第三栅极结构的工艺为各向异性干法刻蚀。可选地，所述半导体衬底的材料为单晶硅。可选地，在所述开口内形成导电插塞。与现有技术相比，本发明的技术方案具有以下优点在第二区域形成第一阱区后，立即去除所述第一阱区表面的介质层，在第二区域形成第二阱区后，立即去除第二阱区表面的介质层；从而，能够在无需额外形成其他光刻掩膜的情况下，彻底去除第二区域表面的介质层；而且，在第二区域形成第二栅极结构的同时，刻蚀所述第三栅极结构内的栅极层、栅氧化层、介质层，并形成暴露出浮栅层的开口，以使所述第三栅极结构能够作为选择栅结构工作，且所述浮栅层作为选择栅极；同时，所述第三栅极结构内所述开口底部浮栅层表面的介质层也能够同时被去除；因此，无需额外制造用于光刻掩膜板，或进行额外的光刻和刻蚀工艺步骤，既能够完全去除不需要的介质层，从而能够节约工艺成本，且简化工艺，节省工艺了时间。
图I是现有技术的双栅闪存器件的剖面结构示意图；图2至图5所示，是现有技术同时形成双栅闪存器件的过程的剖面结构示意图；图6至图12，是本发明实施例所述的闪存器件的形成过程的剖面结构示意图。
具体实施例方式如背景技术所述，现有的双栅闪存器件的生产成本较高，且形成工艺复杂。本发明的发明人经过研究发现，由于现有技术为了简化制造工艺、并节约生产成本，在形成闪存的同时，会在半导体衬底的其他区域同时形成逻辑器件；然而，现有同时形
4成逻辑器件与闪存器件的成本依旧较高，且工艺复杂，有进一步改进的空间。具体的，如图2至图5所示，是现有技术同时形成闪存单元和逻辑单元过程的剖面结构示意图，其中，所述逻辑器件为CMOS管。请参考图2，提供半导体衬底200，所述半导体衬底200包括第一区域201和第二区域202，所述第一区域201的半导体衬底200表面具有隧穿氧化层204和隧穿氧化层204表面的浮栅层205，所述第一区域201的浮栅层205表面和第二区域202的半导体衬底200表面具有ONO层206。请参考图3，采用第一次离子注入工艺在第二区域202的半导体衬底200内形成第一阱区207 ;采用第二子离子注入工艺在第二区域202的半导体衬底200内形成与所述第一阱区207相邻的第二阱区208。请参考图4，形成第一阱区207和第二阱区208后，去除第二区域202的ONO层206(如图3所示)，并去除部分第一区域201的ONO层206，在第一区域201的ONO层206内形成第一开口 209。请参考图5，在去除第二区域的ONO层206和部分第一区域201的ONO层206之后，在所述第一开口 209 (如图4所示)的底部、和第二区域202的半导体衬底200表面形成栅氧化层210 ;在所述栅氧化层210和ONO层206表面形成栅极层211 ;刻蚀第一区域201的部分栅极层211、ONO层206和浮栅层205，形成选择栅结构212和控制栅结构213，且所述第一开口 209位于选择栅结构212的栅极层211内；其中，所述选择栅结构212内的浮栅层205作为选择栅极；刻蚀第一区域201和第二区域202的部分栅极层211，分别在第一阱区207和第二阱区208的半导体衬底200表面分别形成栅极结构214，并同时刻蚀第一开口209 (如图4所示)内的栅极层211和栅氧化层210直至暴露浮栅层205为止，形成第二开Π 215。本发明的发明人发现，上述同时形成闪存和CMOS管的方法中，光刻工艺次数较多，致使使用的光刻掩膜板较多，从而增加的工艺成本以及工艺步骤；具体的，在形成第一阱区207和第二阱区208之后，去除第二区域202的ONO层206、和部分第一区域201的ONO层206时，需要进行光刻和刻蚀工艺；形成选择栅结构212和控制栅结构213时，需要进行光刻和刻蚀工艺；而且，形成栅极结构214和第二开口 215时，也需要进行光刻和刻蚀工艺；而且，上述光刻工艺所需要的光刻掩膜均不相同，因此需要分别制造不同的光刻掩膜板以满足上述工艺需求；然而，制造光刻掩膜板的成本较高，因此增加了闪存和逻辑器件的生产成本，而且多次光刻和刻蚀工艺还会使工艺复杂，不利于进一步推广。本发明的发明人经过进一步研究，提出了一种闪存器件的形成方法，当形成第一阱区之后，去除第一阱区表面的介质层；当形成第二阱区之后，去除第二阱区表面的介质层，从而能够在无需额外形成光刻掩膜板的情况下，彻底区域第二区域表面的介质层；此外，在第二区域刻蚀形成栅极结构的同时，在选择栅结构内刻蚀部分栅极层、栅氧化层以及介质层，并暴露出选择栅极表面，以形成开口，而所述开口能够用于形成连接选择栅极的导电插塞；所述半导体器件的形成方法避免为了去除介质层而额外制造光刻掩膜板，从而能够节约工艺成本，同时使工艺简化，有利于在生产中推广。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。
如图6至图12，是本发明实施例所述的闪存器件的形成过程的剖面结构示意图。请参考图6，提供半导体衬底300，所述半导体衬底300包括第一区域I和第二区域II，所述第一区域I用于形成闪存单元，所述第二区域II用于形成逻辑单元；所述第一区域I和第二区域II的半导体衬底300表面形成隧穿氧化层302、以及所述隧穿氧化层302表面的浮栅层303 ;刻蚀部分所述浮栅层303和隧穿氧化层302，直至暴露出第二区域II的半导体衬底300表面。提供半导体衬底300，所述半导体衬底300用于为后续工艺提供工作平台；所述半导体衬底300为单晶硅衬底，此外，所述半导体衬底300还能够为硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。所述第一区域I用于形成具有浮栅结构的双栅闪存器件，所述第二区域II用于形成的逻辑器件；在本实施例中，所述逻辑器件为CMOS管，在所述第二区域II中具有相邻的第一子区域i和第二子区域ii，第一子区域i和第二子区域ii分别用于形成CMOS管中，导电类型相反的晶体管；在本实施例中，所述第一子区域i用于形成PMOS晶体管，所述第二子区域ii用于形成NMOS晶体管。形成于第一区域I表面的隧穿氧化层302用于隔离浮栅层303和半导体衬底300 ；所述隧穿氧化层302的材料为氧化硅；所述浮栅层303的材料为多晶硅，用于在后续所形成的第三栅极结构和第一栅极结构中作为浮栅；所述隧穿氧化层302的形成工艺为高温氧化工艺或化学气相沉积工艺；所述浮栅层303的形成工艺为沉积工艺，较佳的是化学气相沉积工艺。请参考图7，在刻蚀部分浮栅层303和隧穿氧化层302之后，在第一区域I的浮栅层303表面、以及第二区域II的半导体衬底300表面形成介质层。本实施例中，所述介质层包括第一氧化层304、所述第一氧化层304表面的氮化硅层305、以及所述氮化硅层305表面的第二氧化层306，从而构成ONO结构的介质层；在其他实施例中，所述介质层的材料还能够为氧化硅。所述第一氧化层304和第二氧化层306的材料为氧化硅，所述第一氧化层304和第二氧化层306的形成工艺为高温氧化工艺或化学气相沉积工艺，所述氮化硅层305的形成工艺为化学气相沉积工艺；所述第一氧化层304、氮化娃层305和第二氧化层306用于在后续形成的第三栅极结构和第一栅极结构中隔离浮栅层和栅极层。由于氮化硅的介电常数较氧化硅高，因此当氮化硅与氧化硅具有相同的电学厚度时，氮化硅的物理厚度较氧化硅更厚，氮化硅的电隔离效果更好；因此，在第一区域I中，在第一氧化层304和第二氧化层306之间形成的氮化硅层305能够保证在介质层的总电学厚度不变的情况下，增加所述介质层的总物理厚度，使所述第一氧化层304、氮化硅层305和第二氧化层306具有更好的阻止载流子扩散的效果；尤其是在微小尺寸的器件中，形成所述第一氧化层304、氮化硅层305和第二氧化层306既能够电学厚度不变，以使器件中的电场强度以及电压等参数满足需求，同时能够提高阻止载流子在后续形成的栅极层和浮栅层303之间产生漏电流的问题，所形成的闪存器件性能更稳定。此外，在第二区域II中，由于在形成逻辑器件之前，需要对第二区域II进行阱区掺杂，所述位于第二区域II的半导体衬底300表面的介质层在后续的掺杂工艺中，能够对半导体衬底300表面进行保护，使后续形成于阱区表面的器件性能更为稳定。请参考图8，对所述第二区域I的半导体衬底300进行第一次离子注入，形成第一阱区308，并去除所述第一阱区308表面的介质层。由于所述第二区域II用于形成逻辑器件，且在本实施例中，所述第二区域II用于形成CMOS管，因此需要分别对第一子区域i和第二子区域ii进行离子掺杂，以分别形成导电类型相反的阱区。所述第一阱区308的形成工艺为在所述介质层表面形成第一光刻胶层，所述第一光刻胶层暴露出第一子区域i的介质层表面，并以所述第一光刻胶层为掩膜，采用离子注入工艺在所述第一子区域i的半导体衬底300内形成第一阱区308。所述第一光刻胶层用于作为掺杂第一子区域i时的掩膜，所述第一光刻胶层的形成工艺在采用旋涂工艺和热处理工艺形成光刻胶薄膜之后，曝光图形化所述光刻胶薄膜，以暴露出第一子区域i的介质层表面。在本实施例中，所述第二区域II用于形成CMOS管，因此所述第一子区域i用于形成PMOS管或NMOS管；在本实施例中，所述第一子区域i用于形成PMOS管结构，因此所形成的第一阱区308为N型，则所述离子注入的离子为N型离子。由于形成所述第一阱区308的离子注入工艺为本领域技术人员所熟知，在此不赘述。在形成第一阱区308之后，以所述第一光刻胶层为掩膜，去除第一子区域i的介质层，直至暴露出半导体衬底300表面为止。所述去除第一氧化层304、氮化硅层305、以及第二氧化层306的工艺为刻蚀工艺，包括各向异性干法刻蚀或各向同性湿法刻蚀。当形成第一阱区308之后，位于所述第一子区域i的半导体衬底300表面的第一氧化层304、氮化硅层305、以及第二氧化层306在掺杂过程中所起到的保护作用已经完成，因此，位于第一子区域i的半导体衬底300表面的第一氧化层304、氮化硅层305、以及第二氧化层306能够被去除，而不会影响所形成的器件性能。若在形成第一阱区308和第二阱区之后，再次形成光刻胶层去除第二区域II的第一氧化层304、氮化娃层305、以及第二氧化层306,由于所述光刻胶层与第一光刻胶层307,以及后续用于形成第二阱区的第二光刻胶层的形状均不相同，所以需要额外制作光刻掩膜板，以曝光形成所述光刻胶层；然而，制作光刻掩膜板的成本较高，因此会增加工艺成本;而且，若额外采用光刻工艺去除第二区域II的第一氧化层304、氮化硅层305、以及第二氧化层306会增加工艺步骤，及工艺时间。本实施例中，当形成第一阱区308之后，第二区域II的第二氧化层306表面依旧覆盖有第一光刻胶层，所述第一光刻胶层暴露出第一子区域i的第二氧化层306表面；因此，所述第一光刻胶层能够继续作为去除第一子区域i表面的第一氧化层304、氮化硅层305、以及第二氧化层306的掩膜；从而，避免了在后续形成完第一阱区308和第二阱区之后，再次形成暴露出第二区域II的光刻胶层以去除所述第一氧化层304、氮化硅层305、以及第二氧化层306。因此，本实施例采用第一光刻胶层为掩膜，形成第一阱区308，并在形成所述第一阱区308之后，再次采用所述第一光刻胶层为掩膜刻蚀第一子区域i的第一氧化层304、氮化硅层305、以及第二氧化层306 ;而且，后续形成第二阱区、和去除第二子区域ii的第一氧化层304、氮化硅层305、以及第二氧化层306也采用同一光刻胶层完成，从而无需额外制造光刻掩膜板即可完全去除第二区域II的第一氧化层304、氮化硅层305、以及第二氧化层306，而且省去了额外的光刻及刻蚀工艺，从而能够节约工艺成本，简化工艺步骤，并节省工艺时间。需要说明的是，在去除第一子区域i的第一氧化层304、氮化硅层305、以及第二氧 化层306之后，去除所述第一光刻胶层。请参考图9，对所述第二区域II的半导体衬底300进行第二次离子注入，形成与第一阱区308相邻的第二阱区310，并去除所述第二阱区310表面的介质层。所述第二阱区310的形成工艺为在去除第一子区域i的介质层之后，在所述介质层表面和半导体衬底300表面形成第二光刻胶层，所述第二光刻胶层暴露出第二子区域ii的第二氧化层303表面，并以所述第二光刻胶层为掩膜，采用离子注入工艺在所述第二子区域ii的半导体衬底300内形成第二阱区310。所述第二光刻胶层的形成工艺，与第一光刻胶层的形成工艺相同，在此不作赘述;所述第二光刻胶层用于作为形成第二阱区310，以及后续去除第二子区域ii的第一氧化层
304、氮化娃层305、以及第二氧化层306的掩膜。由于本实施例中，第一子区域i用于形成PMOS管结构，那么所述第二子区域ii用于形成NMOS管区域，所述第二阱区310的导电类型为P型，所注入的离子为P型离子。所述第二阱区的掺杂工艺与第一阱区的掺杂工艺相同，在此不作赘述。在形成第二阱区310之后，以所述第二光刻胶层为掩膜，去除第二子区域ii的介质层，直至暴露出半导体衬底300表面为止。所述去除第二子区域ii的第一氧化层304、氮化硅层305、以及第二氧化层306的工艺，与去除第一子区域i的第一氧化层304、氮化硅层
305、以及第二氧化层306的工艺相同，在此不作赘述。由于形成第二阱区310之后，位于第二子区域ii的半导体衬底300表面的所述第二光刻胶层依旧覆盖第一子区域i并暴露出第二子区域ii，而第二子区域ii的第一氧化层304、氮化硅层305、以及第二氧化层306的保护作用已经完成，因此，以所述第二光刻胶层309为掩膜能够去除位于第一子区域i的第一氧化层304、氮化硅层305、以及第二氧化层306能够被去除，而不会影响所形成的器件性能。当采用第二光刻胶层为掩膜，刻蚀第二子区域ii的第一氧化层304、氮化硅层305、以及第二氧化层306之后，能够完全去除第二区域II表面的第一氧化层304、氮化硅层305、以及第二氧化层306 ；因此，无需额外采用光刻工艺去除第二区域II的第一氧化层304、氮化硅层305、以及第二氧化层306，能够节约工艺成本，简化工艺步骤，节省工艺时间。需要说明的是，在去除第二子区域ii的第一氧化层304、氮化硅层305、以及第二氧化层306之后，去除所述第二光刻胶层309。请参考图10，在去除第一阱区308和第二阱区310的介质层之后，在第一区域I的介质层表面、以及第二区域II的第一阱区308和第二阱区310表面形成栅氧化层311、以及栅氧化层311表面的栅极层312。所述栅氧化层311的材料为氧化硅，形成工艺为高温氧化工艺或化学气相沉积工艺，较佳的是热氧化工艺；所述热氧化工艺具有选择性，能够在第二区域II的半导体衬底300表面形成栅氧化层311，同时不会增加在第一区域I的第二氧化层306的厚度，或是所述第二氧化层306的厚度增加极小；所述栅氧化层311用于在后续形成于第二区域II表面的第一栅极结构或第二栅极结构中，作为栅介质层，隔离所述第一栅极结构或 第二栅极结构的栅电极层与半导体衬底300。所述栅极层312的形成工艺为沉积工艺，较佳的是化学气相沉积工艺，所述栅极层312的材料为多晶硅；位于第二区域II的栅极层312在后续工艺中，用于作为形成于第二区域II表面的第一栅极结构和第二栅极结构中的栅电极层；位于第一区域I的栅极层312作为后续形成的第一栅极结构中的控制栅，所述控制栅与所述浮栅层303之间以第一氧化层304、氮化硅层305、以及第二氧化层306隔离，所形成的第一栅极结构的性能较好。请参考图11，刻蚀第一区域I的部分栅极层312、栅氧化层311、介质层和浮栅层303，在第一区域I的半导体衬底300表面形成相邻的第一栅极结构313和第三栅极结构314。由于所述第一区域I用于形成闪存存储器件，在本实施例中，所形成的闪存存储器就为具有浮栅结构的双栅闪存器件，因此需要在所述第一区域I的半导体衬底300表面形成第三栅极结构313和第一栅极结构314。所述去除第一区域I的部分栅极层312、栅氧化层311、介质层和浮栅层303，以形成第三栅极结构313和第一栅极结构314的工艺为各向异性的干法刻蚀工艺,能够形成侧壁与半导体衬底表面垂直的第三栅极结构313和第一栅极结构314。由于所述第三栅极结构313用于作为选择栅，且所述刻蚀后的浮栅层303作为选择栅的栅极，因此后续需要在第三栅极结构313中的浮栅层303表面形成导电插塞，以对选择栅施加工作电压使之工作；所述第三栅极结构313用于选择进行操作的闪存存储器；需要说明的是，虽然在所述第三栅极结构313中，刻蚀后的栅极层312所形成的闪存器件工作时不起作用，然而所述选择栅中的栅极层312通过介质层与选择栅相互隔离，且所述介质层有第一氧化层304、氮化硅层305和第二氧化层306构成，使所述介质层的隔离效果更佳，因此所述栅极层不会影响器件的工作；因此，所述第三栅极结构313中，选择栅表面的栅极层312和介质层无需去除，从而节省了工艺步骤以及成本。在所形成的第一栅极结构314中，刻蚀后的浮栅层303作为浮栅，刻蚀后的栅极层312作为控制栅；所述浮栅用于存储载流子；所述控制栅用于控制浮栅进行读取、擦除或编程操作中的一种。在本实施例中，所述第一栅极结构314和第三栅极结构313同时形成，能够简化工艺。请参考图12，刻蚀第二区域II的部分栅极层312，在第一子区域i以及第二子区域ii表面形成第二栅极结构316，并同时刻蚀所述第三栅极结构313的部分栅极层312、栅氧化层311、介质层，直至暴露出第三栅极结构313内的浮栅层303为止，在所述第三栅极结构内形成开口 317。在本实施例中，采用各向异性的干法刻蚀工艺刻蚀第二区域II表面的栅极层312和栅氧化层311，直至暴露出半导体衬底300为止，分布在第一子区域i表面以及第二子区域ii表面形成第二栅极结构316。在本实施例中，刻蚀第一区域I的部分栅极层312和栅氧化层311后所形成的开口 317的底部暴露出介质层，需要继续对所述开口 317的底部进行刻蚀，以暴露出第三栅极结构313中的浮栅层303 ;由于第三栅极结构313中的浮栅层303作为选择栅，因此，后续形成于开口 317中的导电插塞能够与浮栅层303电连接，使选择栅能够与外部电连接；而且，所述刻蚀开口 317底部的介质层的工艺无需额外形成光刻胶层作为掩膜，从而能够简化工艺。需要说明的是，在分别在所述第二栅极结构316、第三栅极结构313和第一栅极结构314两侧的半导体衬底300表面形成侧墙(未示出)；在形成所述侧墙之后，以所述侧墙、第三栅极结构313和第一栅极结构314为掩膜，采用离子注入工艺，在所述第三栅极结构313和第一栅极结构314之间的半导体衬底300内形成共用的第一源区(未示出)，在所述第三栅极结构313和第一栅极结构314的另一侧的半导体衬底300内分别形成第一漏区(未示出);并以所述侧墙和第二栅极结构316为掩膜，采用离子注入工艺，分别在所述第二栅极结构316两侧的半导体衬底300内形成第二源区(未示出)和第二漏区(未示出)。本实施例中，在所述介质层表面形成第一光刻胶层，并以所述第一光刻胶才为掩膜，形成第一阱区308，并去除第一子区域i表面的介质层；再于所述介质层表面和半导体衬底300表面形成第二光刻胶层，并以所述第二光刻胶层为掩膜，形成第二阱区310，并去除第二子区域ii表面的介质层；从而避免了在形成第一阱区309和第二阱区310之后，额外采用一次光刻工艺去除第二区域II的介质层，以此简化工艺步骤；而且，无需额外制作用于去除第二区域II的介质层的光刻掩膜板，因此还能够节省工艺成本；此外，当形成第一栅极结构和第二栅极结构的同时，所形成的开口底部具有介质层，而去除所述介质层时，无需采用额外的光刻工艺；因此，本实施例所述的半导体器件的形成工艺简单，节省了工艺时间，且工艺成本较低。综上所述，在第二区域形成第一阱区后，立即去除所述第一阱区表面的介质层，在第二区域形成第二阱区后，立即去除第二阱区表面的介质层；从而，能够在无需额外形成其他光刻掩膜的情况下，彻底去除第二区域表面的介质层；而且，在第二区域形成第二栅极结构的同时，刻蚀所述第三栅极结构内的栅极层、栅氧化层、介质层，并形成暴露出浮栅层的开口，以使所述第三栅极结构能够作为选择栅结构工作，且所述浮栅层作为选择栅极；同时，所述第三栅极结构内所述开口底部浮栅层表面的介质层也能够同时被去除；因此，无需额外制造用于光刻掩膜板，或进行额外的光刻和刻蚀工艺步骤，既能够完全去除不需要的介质层，从而能够节约工艺成本，且简化工艺，节省工艺了时间。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种闪存器件的形成方法，其特征在于，包括提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成闪存单元，所述第二区域用于形成逻辑单元，所述第一区域的半导体衬底表面具有隧穿氧化层、以及所述隧穿氧化层表面的浮栅层，所述第一区域的浮栅层表面、以及第二区域的半导体衬底表面具有介质层；对所述第二区域的半导体衬底进行第一次离子注入，形成第一阱区；去除所述第一阱区表面的介质层；去除第一阱区的介质层后，对所述第二区域的半导体衬底进行第二次离子注入，形成与第一阱区相邻的第二阱区；去除所述第二阱区表面的介质层；在去除第一阱区和第二阱区表面的介质层之后，在第一区域的介质层表面、以及第二区域的半导体衬底表面形成栅氧化层、以及栅氧化层表面的栅极层；刻蚀第一区域的部分栅极层、栅氧化层、介质层和浮栅层，在第一区域的半导体衬底表面形成相邻的第一栅极结构和第三栅极结构；刻蚀第二区域的部分栅极层，分别在第一阱区和第二阱区的半导体衬底表面形成第二栅极结构，并同时刻蚀所述第三栅极结构的部分栅极层、栅氧化层和介质层，直至暴露出第三栅极结构内的浮栅层为止，在所述第三栅极结构内形成开口。
2.如权利要求I所述闪存器件的形成方法，其特征在于，所述介质层包括第一氧化层、所述第一氧化层表面的氮化硅层、以及所述氮化硅层表面的第二氧化层，所述第一氧化层和第二氧化层的形成工艺为高温氧化工艺或化学气相沉积工艺，所述氮化娃层的形成工艺为化学气相沉积工艺。
3.如权利要求I所述闪存器件的形成方法，其特征在于，所述形成第一阱区和去除所述第一阱区表面的介质层的工艺在同一光刻掩膜下进行；所述形成第二阱区和去除所述第二阱区表面的介质层的工艺在同一光刻掩膜下进行。
4.如权利要求I所述闪存器件的形成方法，其特征在于，所述第三栅极结构用于作为选择栅，且所述第三栅极结构内的浮栅层作为选择栅的栅极。
5.如权利要求I所述闪存器件的形成方法，其特征在于，所述去除介质层的工艺为各向异性干法刻蚀或各向同性湿法刻蚀。
6.如权利要求I所述闪存器件的形成方法，其特征在于，所述隧穿氧化层和栅氧化层的形成工艺为高温氧化工艺或化学气相沉积工艺。
7.如权利要求I所述闪存器件的形成方法，其特征在于，所述浮栅层和栅极层的材料为多晶硅，形成工艺为化学气相沉积工艺。
8.如权利要求I所述闪存器件的形成方法，其特征在于，所述形成第一栅极结构、第二栅极结构和第三栅极结构的工艺为各向异性干法刻蚀。
9.如权利要求I所述闪存器件的形成方法，其特征在于，所述半导体衬底的材料为单晶娃。
10.如权利要求I所述闪存器件的形成方法，其特征在于，在所述开口内形成导电插塞。
全文摘要
一种闪存器件的形成方法，包括半导体衬底包括第一区域和第二区域，第一区域表面具有隧穿氧化层和浮栅层；在第一区域的浮栅层表面以及第二区域的半导体衬底表面形成介质层；对第二区域的半导体衬底进行离子注入，形成相邻的第一阱区和第二阱区，并在每次离子注入工艺后去除介质层；之后，在第一区域的介质层表面以及第二区域的半导体衬底表面形成栅氧化层和栅极层；刻蚀第一区域的部分栅极层、栅氧化层、介质层和浮栅层，形成相邻的第一栅极结构和第三栅极结构；刻蚀第二区域的部分栅极层，形成第二栅极结构，并同时刻蚀第三栅极结构的部分栅极层和介质层，在第三栅极结构内形成开口。所述闪存器件的制造方法工艺简单，成本低廉。
文档编号H01L21/8247GK102945832SQ201210472760
公开日2013年2月27日 申请日期2012年11月20日 优先权日2012年11月20日
发明者徐爱斌, 莘海维, 包德君 申请人:上海宏力半导体制造有限公司