专利名称：碳化硅半导体器件的制作方法
技术领域：
本发明涉及一种碳化硅半导体器件，更具体地涉及ー种具有栅电极的碳化硅半导体器件。
背景技术：
近年来，为了实现高击穿电压、低损耗以及在高温环境下应用半导体器件，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是ー种具有比已被广泛地作用于半导体器件的材料的硅的能带隙大的能带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、降低的导通电阻等。此外，有利地，由此采用碳化硅作为其材料的半导体器件即使在高温环境下也具有与采用硅作为其材料的半导体器件相比更少劣化的特性。
在采用碳化硅作为其材料的这种半导体器件中，存在根据预定阈值电压控制在沟道区中是否出现反型层以便导通或中断电流的半导体器件。这种半导体器件的实例包括MOSFET (金属氧化物半导体场效应晶体管)以及IGBT (绝缘栅双极型晶体管)。对于这种半导体器件来说，已进行了各种研究，以调整阈值电压或提高沟道迁移率(例如，參见非专利文献I)。引证文献列表非专利文献NPL I Sei-Hyung Ryu等人，"Critical Issues for MOS Based PowerDevices in4H_SiC", Materials Science Forum (2009), pp.743-748
发明内容
技术问题这里，例如在具有n沟道的MOSFET中，形成具有p型导电性的p型体区。在该p型体区中形成沟道区。通过提高P型体区中的P型杂质(例如B (硼)、A1 (铝)等等)的密度(掺杂密度)，阈值电压在数值上正偏移，以使MOSFET变成基本上常关型或变成常关型。另一方面，具有P沟道的MOSFET与n沟道的情况相反。即，通过提高n型体区中的n型杂质的密度，阈值电压在数值上负偏移，以使MOSFET变成基本上常关型或变成常关型。但是，当以此方式调整阈值电压时，不利的是沟道迁移率显著降低。这是因为具有这种提高的掺杂密度的掺杂剂致使电子发生显著散射。有鉴于此，例如将P型体区的掺杂密度设定为例如约I X IO16CnT3至约4 X IO16Cm'这使得在常规半导体器件中难于在保证足够的沟道迁移率的同时自由地设定阈值电压。特别地，不利的是难以使常规半导体器件变成基本上常关型或变成常关型。提出了本发明以解决上述问题，并且本发明的目的是提供一种碳化硅半导体器件，其在抑制沟道迁移率降低的同时在设定阈值电压时具有提高的自由度。问题的解决方案
本发明的碳化硅半导体器件具有衬底、碳化硅层、栅极绝缘膜以及栅电极。衬底由具有六方晶体结构的碳化硅制成并具有主表面。碳化硅层外延形成在衬底的主表面上。碳化硅层设置有沟槽，该沟槽具有相对于主表面倾斜的侧壁。侧壁相对于10001}面具有不小于50°且不大于65°的偏离角。栅极绝缘膜设置在碳化硅层的侧壁上。栅电极设置在栅极绝缘膜上。碳化硅层包括体区，其具有第一导电类型，并且面对栅电极且其间插入栅绝缘膜极绝缘膜，以及ー对区域，其通过体区彼此分开且具有第二导电类型。体区具有5X IO16CnT3或更大的杂质密度。 根据该半导体器件，由栅电极控制的沟道形成在体区内的侧壁上。本发明人已经发现利用相对于{0001}面具有不小于50°且不大于65°的偏离角的该侧壁，即使在其中形成了沟道的体区具有5X IO16CnT3或更大的高杂质密度吋，也能够抑制沟道迁移率的降低。因此，根据该半导体器件，可以通过采用高杂质密度使阈值电压极大偏移，同时抑制沟道迁移率的降低。应注意，术语“杂质”是指在引入碳化硅时产生多数载流子的杂质。在半导体器件中，侧壁可以具有相对于〈01-10〉方向形成5°或更小的角度的偏离取向。以此方式，偏离取向基本上对应于〈01-10〉方向，因此侧壁的面取向变成接近{03-38}面。在这种情况下，本发明人已经发现特别可靠地获得上述功能和效果。在该半导体器件中，侧壁相对于〈01-10〉方向，相对于{03-38}面可以具有不小干-3°且不大于5°的偏离角。因此，可以进ー步提高沟道迁移率。此处，将偏离角设定为相对于{03-38}的面取向位于不小于-3°且不大于+5°是基于如下事实作为检查沟道迁移率和倾斜角之间的关系的结果，在该设定范围内获得特别高的沟道迁移率。此外，“在〈01-10〉方向上相对于{03-38}面的偏离角”是指由上述侧壁的法线到包括〈01-10〉方向和〈0001〉方向的平面上的正交投影与{03-38}面的法线而形成的角度。正值符号对应于该正交投影接近平行于〈01-10〉方向的情況，而负值符号对应于该正交投影接近平行于〈0001〉方向的情況。应注意到，侧壁更优选地具有基本上{03-38}的面取向。此处，考虑到侧壁的加工精度，“侧壁具有基本上103-38}的面取向”的表达方式g在包括侧壁的面取向包括在偏离角的范围内，以致可以基本上认为该面取向是{03-38}的情況。在该情况下，偏离角的范围例如是相对于103-38}为±2°的偏离角范围。因此，可以进ー步提高上述沟道迁移率。在该半导体器件中，侧壁可以与构成衬底的碳化硅的碳面侧的面对应。以此方式，可以进ー步提高沟道迁移率。这里，将六方晶体的单晶碳化硅的
(0001)面定义为硅面，而将(000-1)面定义为碳面。换言之，当采用侧壁的偏离取向相对于〈01-10〉方向形成5°或更小的角度的构造时，可以通过采用该主表面以与接近(0-33-8)面的面对应来进ー步提高沟道迁移率。在该半导体器件中，体区可以具有I X 102°cm_3或更小的杂质密度。即使在将体区的杂质密度设定为I X 102°cm_3或更小吋，也能够以充分的自由度设定阈值电压。同时，如果采用超过IXlO2cicnT3的掺杂密度，则可能不利地劣化结晶度。半导体器件可以是常关型。根据本发明的半导体器件，即使在体区的掺杂密度增大至使得半导体器件用作常关型的程度时，也能够充分抑制沟道迁移率的降低。
在该半导体器件中，栅电极可以由具有第一导电类型的多晶硅制成。即，当第一导电类型是P型时，栅电极可以由P型多晶硅制成，而当第一导电类型是n型时，栅电极可以由n型多晶硅制成。术语“p型多晶硅”是指其中多数载流子是正空穴的多晶硅，而术语“n型多晶硅”是指其中多数载流子是电子的多晶硅。以此方式，半导体器件可以容易地成为常关型。在该半导体器件中，栅电极可以由n型多晶硅制成。以此方式，可以提高半导体器件的开关速度。在该半导体器件中，栅极绝缘膜可以具有不小于25nm且不大于70nm的厚度。当栅极绝缘膜具有小于25nm的厚度时，在操作过程中可能发生介电击穿。另ー方面，当栅极绝缘膜的厚度超过70nm时，需要増大栅电压的绝对值。有鉴于此，将栅极绝缘膜的厚度设定为不小于25nm且不大于70nm,由此能够容易地解决上述问题。在该半导体器件中，第一导电类型可以是p型，且第二导电类型可以是n型。 SP，半导体器件可以是n沟道型。因此，可以提供对其可以容易地保证高迁移率的电子为多数载流子的半导体器件。在该半导体器件中，体区可以具有不小于8X IO16CnT3且不大于3X IO18CnT3的杂质密度。以此方式，可以在正常操作温度下获得约OV至约5V的阈值电压。这有助于利用本申请的半导体器件替代采用硅作为其材料的半导体器件，并且还能够使半导体器件稳定地成为常关型。此外，可以避免由于高杂质密度造成的沟道迁移率的降低。在该半导体器件中，栅电极具有允许在体区中形成弱反型层的阈值电压，该阈值电压在不小于室温且不大于100° C的温度范围内为2V或更大。因此，在正常操作温度下，可以更可靠地保持常关状态。此处，具体地，室温是27° C。在该半导体器件中，阈值电压在100° C下可以是3V或更大。因此，即使在操作温度高时，也可以更可靠地保持常关状态。在该半导体器件中，阈值电压在200° C下可以是IV或更大。因此，即使在操作温度高时，也可以更可靠地保持常关状态。在该半导体器件中，阈值电压可以具有-10mV/° C或更大的温度依赖性。与温度依赖性小于-10mV/° C (即，温度依赖性具有大于10mV/° C的绝对值并具有负号的情況)相比，这致使抑制阈值电压由于温度升高而降低至接近于零的倾向。因此，可以稳定的保持常关状态。在该半导体器件中，电子的沟道迁移率在室温下可以是30cm2/Vs或更大。以此方式，可以容易地充分抑制半导体器件的导通电阻。在该半导体器件中，电子的沟道迁移率在100° C下可以是50cm2/Vs或更大。以此方式，即使在操作温度高时，也可以充分抑制半导体器件的导通电阻。在该半导体器件中，电子的沟道迁移率在150° C下可以是40cm2/Vs或更大。以此方式，即使在操作温度更高时，也可以充分抑制半导体器件的导通电阻。在该半导体器件中，电子的沟道迁移率可以具有-0. 3cm2/Vs° C或更大的温度依赖性。以此方式，可以稳定的抑制半导体器件的导通电阻。在该半导体器件中，在碳化硅层和栅极绝缘膜之间界面处的势垒高度可以为不小于2. 2eV且不大于2. 6eV0
通过使势垒高度大，可以抑制流入栅极绝缘膜的泄漏电流(隧道电流)。但是，如果简单的采用允许在栅极绝缘膜和碳化硅层之间具有大势垒高度的晶面用于碳化硅层和栅极绝缘膜的接触表面，则沟道迁移率可能降低。为了解决这一点，采用允许不小于2. 2eV且不大于2. 6eV的势垒高度的晶面用于其与栅极绝缘膜的接触表面，由此在抑制泄漏电流的同时确保高沟道迁移率。通过采用相对于{0001}面具有不小于50°且不大于65°的偏离角的侧壁，可以容易地实现上述势垒高度。应注意，术语“势垒高度”是指碳化硅层的导带和栅极绝缘膜的导带之间的能带隙的大小。半导体器件可以进一歩包括击穿电压保持层，该击穿电压保持层将体区和衬底彼此分开。优选地，在导通状态下，作为体区中形成的沟道区的电阻值的沟道电阻小于作为击穿电压保持层中的电阻的漂移电阻。因此，可以降低半导体器件的导通电阻。通过采用相对于{0001}面具有不小于50°且不大于65°的偏离角的侧壁，可以容易地实现沟道电阻和漂移电阻之间的上述关系。该半导体器件可以是垂直型绝缘栅场效应晶体管。
发明的有益效果如上述内容显而易见的，根据本发明的半导体器件，能够提供一种碳化硅半导体器件，其在抑制沟道迁移率降低的同时在设定阈值电压时具有提高的自由度。
图I是示意性示出本发明的一个实施例中的半导体器件的横截面图。图2是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图3是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图4是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图5是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图6是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图7是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图8是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。图9是用于说明用于制造图I中所示的半导体器件的方法的示意性横截面图。
具体实施例方式以下參考
了本发明的一个实施例。应注意在下述附图中，对相同或相应的部分赋予相同的附图标记，并不再重复说明。參考图1，本实施例的碳化硅半导体器件是包括具有倾斜侧壁6的沟槽的垂直型绝缘栅场效应晶体管(M0SFET)。图I中所示的半导体器件具有由碳化硅制成并具有n型导电性的衬底1，以及外延形成在衬底I的主表面上的碳化硅层。该碳化硅层包括具有n型导电性的击穿电压保持层2 ;每个均具有p型导电性的p型体层3 (体区);每个均具有n型导电性的n型源极接触层4 ;以及每个均具有p型导电性的接触区5。此外，半导体器件包括栅极绝缘膜8、栅电极9、层间绝缘膜10、源电极12、源极布线电极13、漏电极14以及背表面保护电极15。衬底I由六方晶体型碳化硅制成。击穿电压保持层2形成在衬底I的ー个主表面上。P型体层3中的每ー个形成在击穿电压保持层2上。因此，击穿电压保持层2将p型体层3以及衬底I彼此分开。p型体层3具有不小于5 X IO16CnT3且优选地不大于I X 102°cm_3，更优选地不小于8X IO16CnT3且不大于3X IO18CnT3的杂质密度。在p型体层3上形成n型源极接触层4。p型接触区5形成为由n型源极接触层4围绕。通过移除n型源极接触层4、p型体层3以及击穿电压保持层2的一部分而形成沟槽。沟槽具有侧壁6，每个侧壁6都用作相对于衬底I的主表面倾斜的表面。侧壁6中的每ー个相对于10001}面具有不小于50°且不大于65°的偏离角。倾斜表面围绕突出部(具有其上形成源电极12的上表面的突出形部分)。突出部例如可以具有六边形的面形状。优选地，侧壁6具有相对于〈01-10〉方向形成5°或更小的角度的偏离取向。以此方式，侧壁6具有接近于{03-38}面的面取向。此外，侧壁6具有在〈01-10〉方向上相对于 {03-38}面具有不小于-3°且不大于5°的偏离角。此外，侧壁6对应于在构成衬底I的碳化硅中的(000-1)的碳面侧的面。换言之，假设侧壁6的面取向是(hklm)面，则m具有负值。例如，衬底I的主表面的面取向基本上对应于(000-1)面。侧壁6的面取向基本上包括(03-3-8)面、(-303-8)面、(3-30-8)面、(0-33-8)面、(30-3-8)面以及(-330-8)面。当在平面图中观察吋，这六个面都设置为围绕沟槽的底部。当从平面图中观察时，沟槽的底部可以具有六边形形状。在该情况下，上述六个面分别连接到六边形的六个侧面。替代地，沟槽的底部基本上可以具有点状形状。在该情况下，沟槽基本上仅由侧壁6形成。栅极绝缘膜8形成在侧壁6以及沟槽的底部上。栅极绝缘膜8延伸到n型源极接触层4中的每ー个的上表面上。优选地，栅极绝缘膜8具有不小于25nm且不大于70nm的厚度。优选地，在p型体层3和侧壁6上的栅极绝缘膜8之间界面处的势垒高度不小于2. 2eV且不大于2. 6eV0在栅极绝缘膜8上形成栅电极9以填充沟槽内部。栅电极9具有上表面，该上表面基本上与栅极绝缘膜8在n型源极接触层4中的每ー个的上表面上的部分的上表面一祥高。优选地，栅电极由P型多晶硅制成。根据上述构造，每个p型体层3 (具有第一导电类型的体区)面对栅电极9且其间插入栅极绝缘膜8。此外，击穿电压保持层2、p型体层3以及n型源极接触层4沿侧壁6依次在彼此上堆叠。因此，P型体层3将击穿电压保持层2和每个n型源极接触层4 (具有第ニ导电类型的ー对区域)彼此分开。形成层间绝缘膜10以覆盖栅电极9以及栅极绝缘膜8在n型源极接触层4中的每ー个的上表面上的部分。通过移除层间绝缘膜10和栅极绝缘膜8的一部分，形成开ロ 11以暴露n型源极接触层4的一部分以及p型接触区5。形成源电极12以与p型接触区5和n型源极接触层4的该部分接触，从而填充开ロ 11的内部。源极布线电极13形成为与源电极12的上表面接触并在层间绝缘膜10的上表面上延伸。此外，漏电极14形成在衬底I的与其上形成了击穿电压保持层2的主表面相反的背面上。该漏电极14是欧姆电极。漏电极14具有与其面对衬底I的表面相反的表面，并且在该表面上形成背表面保护电极15。在图I中所示的半导体器件中，沟槽的侧壁6中的每ー个倾斜并基本上对应于{03-3-8}面。如从图I可见，由此于所谓的“半极性面”对应的侧壁6中的每ー个可以用作沟道区，该沟道区是半导体器件的有源区。因为侧壁6中的每ー个由此对应于稳定的晶面，因此可以充分降低泄漏电流，并且与采用另一晶面(例如(0001)面)作为沟道区的情况相比，可以在采用侧壁6用于沟道区的情况下获得更高的击穿电压。以下说明图I中所示的半导体器件的操作。參考图1，当向栅电极9施加等于或小于阈值电压的电压吋，即当半导体器件处于断开状态吋，P型体层3以及n型导电性的击穿电压保持层2反向偏置。因此其处于非导电状态。另ー方面，当向栅电极9馈送有正电压时，在P型体层3与栅极绝缘膜8接触的区域附近的沟道区中形成反型层。因此，n型源极接触层4和击穿电压保持层2彼此电连接。因此，电流在源电极12和漏电极14之间流动。因此，半导体器件进入导通状态。根据本实施例，侧壁6中的每ー个相对于{0001}面具有不小于50°且不大于65°的偏离角。因此，通过形成掺杂了以5X IO16CnT3或更大的高密度的p型杂质的p型体层3，即使在阈值电压在数值上正偏移时，也能够抑制沟道区中载流子(电子)的迁移率(沟 道迁移率)的降低。因此，半导体器件变成基本上常关型或常关型的M0SFET，并且阈值电压在数值上正偏移，同时抑制沟道迁移率的降低。为了进一歩在数值上正偏移阈值电压，可以将每个P型体层3的p型杂质密度设定为I X IO17Cm-3或更大，或设定为5 X IO17Cm-3或更大。优选地，借助足够高的p型体层3的杂质浓度，半导体器件为常关型。此外，在导通状态下，作为在P型体层3中形成的沟道区中的电阻值的沟道电阻小于作为在击穿电压保持层2中的电阻值的漂移电阻。优选地，栅电极9的在p型体层3中形成弱反型层的阈值电压在不小于室温且不大于100° C的温度范围内是2V或更大。更优选地，阈值电压在100° C下是3V或更大。此外，阈值电压在200° C下是IV或更大。优选地，阈值电压具有-10mV/° C或更大的温度依赖性。阈值电压的温度依赖性的数值(mV/° C)在正常使用半导体器件的温度区域下基本上为恒定值。在需要以精密方式定义该数值的情况下，该数值例如可被定义为通过对阈值电压从25° C至200° C的温度依赖性线性逼近而获得的直线的傾斜度。如果侧壁6的面取向不同于本实施例中而是对应于(0001)面，且p型体层3的杂质密度高，即5X IO16CnT3或更大，则阈值电压的温度依赖性难以变成-10mV/° C或更大。这是由以下原因导致的。即，在(0001)面中，随着杂质密度増大，陷阱能级可能大。当陷阱能级大时，更大量的捕获电子将随着温度的升高而被释放。因此，漏电流随着温度升高而极大増加。在这种情况下，阈值电压随着温度升高而极大降低。換言之，阈值电压的温度依赖性的数值变成绝对值大的负值。优选地，电子的沟道迁移率在室温下是30cm2/Vs或更大。更优选地，电子的沟道迁移率在100° C下是50cm2/Vs或更大。此外，电子的沟道迁移率在150° C下是40cm2/Vs或更大。此外，电子的沟道迁移率的温度依赖性是-0. 3cm2/Vs° C或更大。以下參考图2至图9说明用于制造本发明中图I所示的半导体器件的方法。首先，參考图2，在由碳化硅制成的衬底I的主表面上外延形成具有n型导电性的碳化硅层。该碳化硅层具有位于衬底I侧且将在没有任何改性的情况下作为击穿电压保持层2的部分。借助CVD方法外延生长碳化硅层，该CVD方法例如利用硅烷(SiH4)和丙烷(C3H8)的混合气体作为材料气体并利用氢气(H2)作为载气。在这种情况下,例如优选引入氮(N)或磷(P)作为n型导电性的杂质。该击穿电压保持层2可以包含例如不小于5 X IO15CnT3且不大于5 X IO16CnT3的浓度的n型杂质。随后，将离子注入击穿电压保持层2的上表面层中，由此形成p型体层3以及n型源极接触层4。在用于形成p型体 层3的离子注入中，注入诸如铝(Al)的p型导电性的杂质的离子。在这种情况下，通过调节要注入的离子的加速度能量，可以调整要形成P型体层3的区域的深度。随后，将n型导电性的杂质的离子注入其中形成有p型体层3的击穿电压保持层2中，由此形成n型源极接触层4。作为实例，可用的n型杂质是磷等。因此获得图3中所示的结构。随后，如图4中所示，在n型源极接触层4的上表面上形成掩膜层17。可以使用诸如氧化硅膜的绝缘膜作为掩膜层17。例如可采用以下エ艺作为用于形成掩膜层17的方法。即，借助CVD方法等在n型源极接触层4的上表面上形成氧化硅膜。随后，借助光刻方法在氧化硅膜上形成具有预定开ロ图案的抗蚀剂膜(未示出)。使用该抗蚀剂膜作为掩膜，通过蚀刻移除氧化硅膜的一部分。此后移除该抗蚀剂膜。因此，形成了掩膜层17，其具有与将要形成图4中所示的沟槽的区域一致的开ロ图案。随后，使用掩膜层17作为掩膜，借助蚀刻移除n型源极接触层4、p型体层3以及击穿电压保持层2的一部分。实例性的、可用的蚀刻方法是反应离子蚀刻(RIE)，特别是电感耦合等离子体(ICP) RIE0具体地，例如，可以使用ICP-RIE，其采用SF6或SF6和O2的混合气体作为反应气体。由于这种蚀刻，在其中将要形成具有相对于衬底I的主表面倾斜的侧壁6 (图I)的区域中形成具有基本上与衬底I的主表面垂直的垂直侧壁16的沟槽。以此方式，获得图4中所示的结构。随后，执行热蚀刻步骤以显露击穿电压保持层2、p型体层3以及n型源极接触层4中的每ー个中的预定晶面。具体地，在不小于700° C且不大于1000° C的热处理温度下，使用氧气和氯气的混合气体作为反应气体，对图4中所示的垂直侧壁16中的每ー个进行蚀亥Ij(热蚀刻)，由此形成具有相对于衬底I的主表面倾斜的侧壁6的沟槽，例如，如图5中所
/Jn o这里，热蚀刻步骤例如可以在氯气对氧气((氯气流量)/(氧气流量))的流量比为不小于0. 5且不大于4. 0，更优选不小于I. 0且不大于2. 0的条件下执行。应注意到，除氯气和氧气之外，反应气体还可包含载气。例如可以使用氮气(N2)、氩气、氦气等作为载气。当将热处理温度设定为不小于700° C且不大于1000° C时，蚀刻SiC的速度例如约为70 u m/hr。此外，当使用氧化娃(SiO2)作为掩膜层17时,在这种情况下，SiC对SiO2的选择比可能非常大。因此，由SiO2制成的掩膜层17在SiC的蚀刻期间基本上不被蚀刻。应注意到在侧壁6中的每ー个处显露的晶面例如是{03-3-8}面。S卩，在上述条件下蚀刻时，沟槽的侧壁6自然地形成为对应于{03-3-8}面，{03-3-8}面是具有最慢蚀刻速度的晶面。因此，获得图5中所示的结构。随后，借助诸如蚀刻的适当方法移除掩膜层17。此后，使用光刻方法形成具有预定图案的抗蚀剂膜(未示出)，以便从具有侧壁6的沟槽的内部延伸至n型源极接触层4的上表面中的每ー个上。可以使用具有与沟槽的底部和n型源极接触层4的上表面的一部分一致的开ロ图案的抗蚀剂膜作为该抗蚀剂膜。通过使用该抗蚀剂膜作为掩膜注入P型导电性的杂质离子，在沟槽的底部形成电场缓和区7且在n型源极接触层4的该一部分的区域处形成P型导电性的接触区5。此后，移除抗蚀剂膜。因此，获得图6中所示的结构。随后，执行活化退火步骤以活化借助上述离子注入而注入的杂质。在该活化退火步骤中，在不在碳化硅层的表面上形成任何特殊的盖层的情况下执行该退火处理。这里，本发明人已经发现，在采用上述{03-3-8}面的情况下，即使不在碳化硅层的表面上形成诸如盖层的保护层的情况下执行活化退火处理时，也不会使表面的性质劣化并且能够保持充分的表面光滑度。因此，省略常规所需的在活化退火处理之前形成保护膜(盖层)的步骤，并且直接执行活化退火步骤。应注意到上述盖层可以在执行活化退火处理之前形成。替代地，例如，可以在执行活化退火处理之前仅将盖层设置在n型源极接触层4以及p型接触区5的上表面上。随后，如图7中所示，将栅极绝缘膜8形成为从具有侧壁6的沟槽的内部延伸到n型源极接触层4和p型接触区5的上表面上。例如可以使用通过热氧化碳化硅层而获得的氧化物膜(氧化硅膜)作为该栅极绝缘膜8。以此方式，获得了图7中所示的结构。 随后，如图8中所示，在栅极绝缘膜8上形成栅电极9以便填充具有侧壁6的沟槽的内部。例如可以使用以下方法作为形成栅电极9的方法。首先，采用溅射方法等在栅极绝缘膜8上形成导体膜。将要成为栅电极的该导体膜延伸至沟槽的内部并延伸至p型接触区5上的区域。该导体膜可以由诸如金属的任何材料制成，只要该材料具有导电性。此后，使用诸如回蚀方法或CMP方法的适当方法来移除导体膜形成在除沟槽内部之外的区域上的部分。因此，保留填充沟槽内部的导体膜以构成栅电极9。以此方式，获得图8中所示的结构。随后，将层间绝缘膜10 (參见图9)形成为覆盖栅电极9的上表面以及栅极绝缘膜8在p型接触区5上暴露的上表面。层间绝缘膜可以由任意材料制成，只要该材料是绝缘的。此外，使用光刻方法在层间绝缘膜10上形成具有图案的抗蚀剂膜。抗蚀剂膜(未示出)设置有与P型接触区5上的区域一致地形成的开ロ图案。使用该抗蚀剂膜作为掩膜，借助蚀刻移除层间绝缘膜10和栅极绝缘膜8的一部分。因此将开ロ 11 (參见图9)形成为贯穿层间绝缘膜10和栅极绝缘膜8。开ロ 11中的每ー个具有暴露n型源极接触层4的一部分和p型接触区5的底部。此后，将作为源电极12(參见图9)的导体膜形成为填充开ロ 11的内部并覆盖上述抗蚀剂膜的上表面。此后，使用化学溶液等移除抗蚀剂膜，由此同时移除(剥离)了导体膜形成在抗蚀剂膜上的部分。因此，填充开ロ 11内部的导体膜构成源电极12。该源电极12是与p型接触区5和n型源极接触层4欧姆接触的欧姆电极。此外，在衬底I的背面(衬底I的与其上形成了击穿电压保持层2的主表面相反的表面)上形成漏电极14 (參见图9)。漏电极14可以由任意材料制成，只要该材料能够与衬底I形成欧姆接触。以此方式，获得图9中所示的结构。此后，采用诸如溅射方法的适当方法形成源极布线电极13 (參见图I)以及背表面保护电极15 (參见图I)。源极布线电极13与源电极12的上表面接触，并且在层间绝缘膜10的上表面上延伸。将背表面保护电极15形成在漏电极14的表面上。因此，获得图I中所示的半导体器件。
已经说明了本发明的第一和第二导电类型分别对应于p型和n型，但是第一和第ニ导电类型可以分别对应于n型和p型。在这种情况下，栅电极9优选地由n型多晶硅制成。本文公开的实施例在任何方面都是说明性的而非限制性的。本发明的范围由权利要求项限定而不是由上述实施例限定，并且g在包括处于与权利要求项等同的范围和含义内的任何改进。エ业适用性本发明特别有利地应用于具有栅电极的碳化硅半导体器件。附图标记列表I :衬底；2 :击穿电压保持层；3 p型体层(体区)；4 n型源极接触层；5 :接触区；6 Sm ;7 :电场缓和区；8 :栅极绝缘膜；9 :栅电极；10 :层间绝缘膜；11 :开ロ ；12 :源电极； 13 :源极布线电极；14 :漏电极；15 :背表面保护电极；17 :掩膜层。
权利要求
1.ー种碳化娃半导体器件，包括 衬底(1)，所述衬底(I)由具有六方晶体结构的碳化硅制成并且具有主表面； 碳化硅层，所述碳化硅层外延形成在所述衬底的所述主表面上，所述碳化硅层设置有沟槽，所述沟槽具有相对于所述主表面倾斜的侧壁(6)，所述侧壁相对于{0001}面具有不小于50°且不大于65°的偏离角； 栅极绝缘膜(8)，所述栅极绝缘膜(8)设置在所述碳化硅层的所述侧壁上；以及栅电极(9)，所述栅电极(9)设置在所述栅极绝缘膜上，所述碳化硅层包括体区(3)，所述体区(3)具有第一导电类型，并且面对所述栅电极且其间插入有所述栅极绝缘膜；以及ー对区域(2、4)，所述ー对区域(2、4)通过所述体区彼此分开并且具有第二导电类型，所述体区具有5X IO16CnT3或更大的杂质密度。
2.根据权利要求I所述的碳化硅半导体器件，其中所述侧壁具有相对于〈01-10〉方向形成5°或更小的角度的偏离取向。
3.根据权利要求2所述的碳化硅半导体器件，其中所述侧壁相对于〈01-10〉方向，相对于{03-38}面具有不小于-3°且不大于5°的偏离角。
4.根据权利要求I所述的碳化硅半导体器件，其中所述侧壁与构成所述衬底的碳化硅的碳面侧的面对应。
5.根据权利要求I所述的碳化硅半导体器件，其中所述体区具有IX IO20Cm-3或更小的杂质密度。
6.根据权利要求I所述的碳化硅半导体器件，其中碳化硅半导体器件是常关型。
7.根据权利要求6所述的碳化硅半导体器件，其中所述栅电极由具有所述第一导电类型的多晶硅制成。
8.根据权利要求I所述的碳化硅半导体器件，其中所述栅电极由η型多晶硅制成。
9.根据权利要求I所述的碳化硅半导体器件，其中所述栅极绝缘膜具有不小于25nm且不大于70nm的厚度。
10.根据权利要求I所述的碳化硅半导体器件，其中所述第一导电类型是P型且所述第ニ导电类型是η型。
11.根据权利要求10所述的碳化硅半导体器件，其中所述体区具有不小于8X IO16CnT3且不大于3X IO18CnT3的杂质密度。
12.根据权利要求10所述的碳化硅半导体器件，其中所述栅电极具有允许在所述体区中形成弱反型层的阈值电压，所述阈值电压在不小于室温且不大于100° C的温度范围内为2V或更大。
13.根据权利要求12所述的碳化硅半导体器件，其中所述阈值电压在100°C下为3V或更大。
14.根据权利要求12所述的碳化硅半导体器件，其中所述阈值电压在200°C下为IV或更大。
15.根据权利要求12所述的碳化硅半导体器件，其中所述阈值电压具有-10mV/°C或更大的温度依赖性。
16.根据权利要求10所述的碳化硅半导体器件，其中电子的沟道迁移率在室温下为30cm2/Vs或更大。
17.根据权利要求16所述的碳化硅半导体器件，其中电子的沟道迁移率在100°C下为50cm2/Vs或更大。
18.根据权利要求16所述的碳化硅半导体器件，其中电子的沟道迁移率在150°C下为40cm2/Vs或更大。
19.根据权利要求16所述的碳化硅半导体器件，其中电子的沟道迁移率具有-O.3cm2/Vs0 C或更大的温度依赖性。
20.根据权利要求I所述的碳化硅半导体器件，其中在所述碳化硅层和所述栅极绝缘膜之间界面处的势垒高度为不小于2. 2eV且不大于2. 6eV。
21.根据权利要求I所述的碳化硅半导体器件，其中 所述ー对区域包括击穿电压保持层(2)，所述击穿电压保持层(2)将所述体区和所述 衬底彼此分开,并且 在导通状态下，作为在所述体区中形成的沟道区的电阻值的沟道电阻小于作为所述击穿电压保持层中的电阻值的漂移电阻。
22.根据权利要求I所述的碳化硅半导体器件，其中碳化硅半导体器件是垂直型绝缘栅场效应晶体管。
全文摘要
碳化硅层外延形成在衬底(1)的主表面上。该碳化硅层设置有沟槽，该沟槽具有相对于主表面倾斜的侧壁(6)。侧壁(6)相对于{0001}面具有不小于50°且不大于65°的偏离角。栅极绝缘膜(8)设置在碳化硅层的侧壁(6)上。碳化硅层包括体区(3)，其具有第一导电类型，并且面对栅电极(9)且其间插入栅极绝缘膜(8)；以及一对区域(2、4)，其通过体区(3)彼此分开并具有第二导电类型。体区(3)具有5×1016cm-3或更大的杂质密度。这使得在设定阈值电压时具有更大的自由度，同时能够抑制沟道迁移率的降低。
文档编号H01L21/336GK102859697SQ201280001187
公开日2013年1月2日 申请日期2012年1月27日 优先权日2011年4月1日
发明者增田健良, 日吉透, 和田圭司 申请人:住友电气工业株式会社