制造碳化硅半导体器件的方法

专利名称：制造碳化硅半导体器件的方法
技术领域：
本发明涉及一种制造碳化硅半导体器件的方法。
背景技术：
在制造半导体器件时，执行在半导体衬底中选择性形成杂质区的步骤。例如，在制造η沟道型MOSFET (金属氧化物半导体场效应晶体管)时，为了获得ηρη结构，通常执行在η型半导体衬底中部分形成P型杂质区并且进一步在该P型杂质区中部分形成η型杂质区的步骤。即，形成在扩展方面彼此不同的杂质区。应以自对准方式形成两种杂质区，以便抑制MOSFET的特性变化，特别是沟道长度的变化。在采用硅衬底用作半导体衬底的情况下，已经广泛使用通过调整借助热处理的杂质扩散进行程度来调整杂质区的扩展的双扩散技术。·
但是，在采用碳化硅衬底用作半导体衬底的情况下，杂质的扩散系数小并且已经注入离子的区域实质上因为其经过热处理而变成杂质区。因此，难于采用双扩散技术。因此，为了获取以自对准方式形成的杂质区，应调整用于离子注入的掩膜的开口尺寸。例如，根据日本专利特开No. 2000-22137CPTL I )，采用多晶硅膜或通过氧化该多晶硅膜而形成的氧化物膜用作掩膜，并且通过利用由于氧化或氧化物膜的移除而造成的掩膜边缘的移动来形成不同杂质区。引证文献列表专利文献PTL I :日本专利特开 No. 2000-22137
发明内容
技术问题根据上述文献中描述的技术，使开口的侧壁经受热氧化，以便使掩膜中的开口变窄，并且移除氧化物膜，以便使由此窄的开口变宽。但是，用于调整掩膜中的开口的热氧化步骤通常是不期望的或困难的。具体地，热氧化步骤中所需的约从900至1200° C的高温会产生问题。例如，在碳化硅衬底上形成金属底层的情况下，在高温下可能在金属底层膜和碳化硅衬底之间发生合金。此外，热氧化步骤中的氧化速度不是太快，并且例如，蒸汽氧化速度约为15nm/分钟。因此，半导体器件制造效率可能低。另外，作为使掩膜中的开口变窄的方法，以下方法是可用的。首先，在设置有具有开口的掩膜的碳化硅衬底上形成膜。因为膜形成在开口的侧壁上，因此使得开口变窄。随后，各向异性蚀刻使在侧壁上的膜的一部分保留在掩膜中的开口中，同时移除剩余部分。可以由此获得通过该膜而变窄的开口。但是对于该方法来说，应在适当的时间停止各向异性蚀刻。如果蚀刻停止得太早，则残留要被移除的膜的一部分，并且该残留部分可能影响离子注入。如果蚀刻停止得太晚，则膜不能充分地保留在侧壁上，并且不能充分地使开口变窄。因此，简单地通过执行该方法难以精确地形成杂质区。
鉴于上述问题提出本发明，并且本发明的一个目标是提供一种制造碳化硅半导体器件的方法，该方法能以精确地自对准方式形成杂质区。问题解决方案根据本发明的制造碳化硅半导体器件的方法具有如下步骤。在碳化硅衬底上形成掩膜层。掩膜层包括覆盖碳化硅衬底的覆盖部分和具有侧壁的开口。通过掩膜层中的开口将第一导电类型的杂质注入碳化硅衬底上。在其上已经形成了掩膜层的碳化硅衬底上形成由第一材料制成的第一膜。第一膜包括布置在覆盖部分上的第一部分，布置在开口的侧壁上的第二部分以及布置在开口中的碳化硅衬底上的第三部分。在其上已经形成了掩膜层和第一膜的碳化硅衬底上形成由与第一材料不同的第二材料制成的第二膜。第二膜包括布置在第一膜的第一至第三部分中的每一个上的部分。开始用于移除第二膜布置在第一膜的第三部分上的部分的各向异性蚀刻。感测到在各向异性蚀刻期间执行对第一材料的蚀刻。在感测执行对第一材料的蚀刻的步骤中感测到执行对第一材料的蚀刻之后，停止各向异性蚀亥IJ。在停止各向异性蚀刻的步骤之后，通过利用第一膜的第二部分以及布置在第二部分上 的第二膜而变窄的开口，将第二导电类型的杂质注入到碳化硅衬底上。根据本发明，通过感测执行对第一膜的蚀刻来检测第二膜的各向异性蚀刻的终点。因为不仅在掩膜层的开口中而且也在掩膜层的覆盖部分上执行对第一膜的蚀刻，因此能够精确地感测执行对第一膜的蚀刻。因此，因为第二膜的各向异性蚀刻能够被精确地停止，因此可以精确地在开口的侧壁上保留第二膜。因此，因为通过被精确地变窄的开口注入第二导电类型的杂质，因此可以精确地在其中已经通过开口注入第一导电类型的杂质的区域的一部分中形成第二导电类型的区域。在上述制造方法中，掩膜层可以由第二材料制成。因为用于掩膜层的材料因此与用于第二膜的材料相同，因此可以进一步简化制造碳化硅半导体器件的方法。在上述制造方法中，在形成第一膜之后且形成第二膜之前，执行以下步骤。形成由与第一材料不同的材料制成的第三膜。在第三膜上形成由第一材料制成的第四膜。在这种情况下，随着蚀刻进行，感测到与第四膜的蚀刻有关的第一材料的蚀刻，并且此后，在一定时间间隔内，将感测到与第一膜的蚀刻有关的第一材料的蚀刻。即，在第一膜的蚀刻的感测之前，执行预测该第一膜的蚀刻的感测。因此，可以进一步提高停止蚀刻的精确度。在上述制造方法中，在形成掩膜层之前在碳化娃衬底上形成底层(underlyinglayer)。因此，可以抑制碳化硅衬底的过蚀刻。在上述制造方法中，底层可以由第一材料制成。因此，因为用于底层的材料与用于第一膜的材料相同，因此可以进一步简化制造碳化硅半导体器件的方法。在上述制造方法中，底层可以由与第一材料不同的材料制成。因此，可以确保底层和第一膜之间的选择性蚀刻比，并且因此可以提高各向异性蚀刻之后的底层剩余量的精确度。因此，可以抑制通过底层的第二导电类型杂质的注入的变化。
在上述制造方法中，第一材料不必包含金属元素。因此，可以避免用于制造碳化硅半导体器件的设备的金属污染。在上述制造方法中,第一材料可以由娃基材料和碳基材料中的任意一种制成。因此，用于第一膜的材料可以不包含金属元素。发明的有益效果从以上描述显而易见的是，根据本发明，能够以精确地自对准方式形成杂质区。



图I是示意性示出本发明的第一实施例中的碳化硅半导体器件的构造的局部横截面图。图2是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第一步骤的局部横截面图。图3是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第二步骤的局部横截面图。图4是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第三步骤的局部横截面图。图5是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第四步骤的局部横截面图。图6是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第五步骤的局部横截面图。图7是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第六步骤的局部横截面图。图8是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第七步骤的局部横截面图。图9是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第八步骤的局部横截面图。图10是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第九步骤的局部横截面图。图11是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十步骤的局部横截面图。图12是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十一步骤的局部横截面图。图13是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十二步骤的局部横截面图。图14是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十三步骤的局部横截面图。图15是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十四步骤的局部横截面图。图16是示意性示出在制造图I中所示的碳化硅半导体器件的方法中的第十五步骤的局部横截面图。图17是示意性示出比较例中的制造方法中的第一步骤的横截面图。图18是示意性示出比较例中的制造方法中的第二步骤的横截面图。图19是示出如何在比较例中检测终点的一个实例的曲线图。图20是示出如何在本发明的第一实施例中检测终点的一个实例的曲线图。图21是示意性示出在制造本发明的第二实施例中的碳 化硅半导体器件的方法中的一个步骤的局部横截面图。图22是示出如何在本发明的第二实施例中检测终点的一个实例的曲线图。
具体实施例方式以下参考

本发明的一个实施例。(第一实施例)首先将参考图I说明代表本实施例中的碳化硅半导体器件的MOSFET 100的结构。MOSFET 100具体为垂直DiMOSFET (双注入MOSFET)。MOSFET 100具有外延衬底90、氧化物膜126、源电极111、上部源电极127、栅电极110以及漏电极112。外延衬底90具有单晶衬底80、缓冲层121、击穿电压保持层122、P区123以及η.区124。MOSFET 100的二维形状(当从图I上方观看时的形状)例如是矩形或具有不短于2mm边长的正方形。单晶衬底80和缓冲层121每个都具有η导电类型。单晶衬底80优选由碳化硅构成。缓冲层121中的η型导电杂质的浓度例如是5X1017cnT3。此外，缓冲层121具有例如O. 5 μ m的厚度。击穿电压保持层122形成在缓冲层121上，并且其由具有η导电类型的碳化硅构成。例如，击穿电压保持层122具有10 μ m的厚度并且η型导电杂质的浓度是5 X 1015cm_3。在外延衬底90的表面SO中以彼此相距一定距离而形成具有P导电类型的多个P区123。此外，在表面SO中，n+区124形成为位于各个P区123中。在表面SO中，p区123具有沟道区，该沟道区位于n+区124和击穿电压保持层122之间，并在其间插入氧化物膜126的情况下由栅电极110覆盖。在表面SO处在多个P区123之间暴露的击穿电压保持层122上形成氧化物膜126。具体地，氧化物膜126形成为，从一个P区123中的n+区124，在p区123、暴露在两个p区123之间的击穿电压保持层122以及另一个P区123上延伸至该另一个P区123中的n+区124。栅电极110形成在氧化物膜126上。因此，氧化物膜126的其上形成有栅电极110的一部分具有作为栅极绝缘膜的功能。此外，源电极111形成在n+区124上。源电极111的一部分可以与P区123接触。上部源电极127形成在源电极111上。以下将说明制造MOSFET 100的方法。如图2中所示，制备具有表面SO的外延衬底90 (碳化硅衬底)。具体地，缓冲层121形成在单晶衬底80的主表面上，并且击穿电压保持层122形成在缓冲层121上。缓冲层121由具有η导电类型的碳化硅构成，并且其例如具有O. 5μπι的厚度。此外，例如将缓冲层121中的导电杂质的浓度设定为5X1017cm_3。击穿电压保持层122例如具有10 μ m的厚度。此外，例如将击穿电压保持层122中的η导电杂质的浓度设定为5Χ 1015cm_3。如图3中所示，在本实施例中，蚀刻停止层50 (底层)形成在外延衬底90的表面SO上。用于蚀刻停止层50的材料例如是氮化硅(SiN)Ji(Ti)或硅(Si)。蚀刻停止层50例如具有不小于50nm且不大于300nm的厚度。如图4中所示，掩膜层31沉积在外延衬底90上并且其间插入有蚀刻停止层50。优选地，用于掩膜层31的材料是氧化硅(SiO2)和多晶硅中的任意一种，并且氧化硅是更优选的。如图5中所示，利用光刻在掩膜层31上形成光刻胶图案40。如图6中所示，使用光刻胶图案40作为掩膜，通过各向异性蚀刻El图案化掩膜层31。各向异性蚀刻El具体为干蚀刻，并且其例如是反应离子蚀刻或离子减薄。随后，移除残留的光刻胶图案40。如图7中所示，由于至此的步骤，在外延衬底90上形成了具有开口的掩膜层31，并 且其间插入有蚀刻停止层50。具体地，掩膜层31具有覆盖外延衬底90并在其间插入有蚀刻停止层50的覆盖部分CV以及具有侧壁S I的开口 0P。对于MOSFET 100 (图I)的尺寸规格来说，在平面图中，开口 OP的面积一般小于覆盖部分CV的面积。具体地，对于MOSFET100 (图I)的尺寸规格来说，开口 OP的面积与覆盖部分CV和开口 OP的总面积(即，掩膜层31的面积)的比率优选地不高于5%，并且更优选地不高于3%。如图8中所示，由于通过掩膜层31中的开口 OP进行离子注入Jl，因此将P型(第一导电类型)杂质注入到外延衬底90上。因此，从表面SO至外延衬底90中的预定深度形成了 P区123。如图9中所示，此后，在其上已经形成了蚀刻停止层50和掩膜层31的外延衬底90上形成终点膜32 (第一膜)。终点膜32具有部分Pl至P3。部分Pl (第一部分)布置在覆盖部分CV上，部分P2 (第二部分)布置在开口 OP的侧壁SI上，并且部分P3 (第三部分)布置在开口 OP中的外延衬底90上而其间插入有蚀刻停止层50。用于终点膜32的材料(第一材料)优选基本上不包含金属元素，并且其例如是硅基材料或碳基材料。硅基材料例如是氮化硅(SiN)。碳基材料例如是碳(C)。此外，用于终点膜32的材料可以与用于蚀刻停止层50的材料相同。相反，用于终点膜32的材料可以与用于蚀刻停止层50的材料不同。如图10中所示，间隔膜33 (第二膜)形成在其上已经形成了掩膜层31和终点膜32的外延衬底90上。间隔膜33包括设置在终点膜32的部分Pl至P3中的每一个上的部分。例如利用P-CVD (等离子体-化学气相沉积)形成间隔膜33。在p-CVD中，例如膜形成温度约为400° C并且膜形成速度为50至300nm/分钟。间隔膜33由与用于终点膜32的材料(第一材料)不同的材料(第二材料)制成。优选地，将用于终点膜32和间隔膜33中的每一个的材料选择为使得至少一种类型的原子仅包含在间隔膜33和终点膜32中的一个中。用于间隔膜33的材料例如是氧化硅(Si02)。优选地，用于间隔膜33的材料与用于掩膜层31的材料相同。随后，开始用于移除间隔膜33布置在终点膜32的部分Pl至P3上的部分的各向异性蚀刻。各向异性蚀刻是干蚀刻，并且例如是反应离子蚀刻或离子减薄。此外，开始用于识别正被蚀刻的材料类型的终点检测。例如基于蚀刻期间发射的光的光谱分析或由蚀刻发射的原子的质谱分析来检测终点。如图11中所示，随着各向异性蚀刻E2的进行，暴露终点膜32的部分Pl至P3。因此，开始蚀刻用于终点膜32的材料。即，开始蚀刻与用于间隔膜33的材料不同的材料。因此，在终点检测中感测到暴露了终点膜32的一部分。在本实施例中，在感测到终点膜32的暴露之后进一步执行规定量的蚀刻。换言之，执行过蚀刻，以便移除部分Pl和P3。此后，停止各向异性蚀刻E2。注意到可以不执行该过蚀刻。如图12中所示，由于上述蚀刻，在外延衬底90上形成具有掩膜层31、终点膜32以及间隔膜33的复合掩膜30，并在外延衬底90和复合掩膜30之间插入蚀刻停止层50。如图13中所示，因为通过由终点膜32的部分P2以及设置在部分P2上的间隔膜33而变窄的开口 OP进行离子注入J2，因此将η型(第二导电类型)杂质注入到外延衬底90上。因此，从表面SO至外延衬底90中的规定深度形成了 η+区124。进一步如图14中所示，移除复合掩膜30和蚀刻停止层50。此外，执行活化热处理。例如通过在氩气氛围中在1700° C下执行加热30分钟而执行该热处理。
如图15中所示，在外延衬底90上形成用作栅极绝缘膜的氧化物膜126。具体地，形成氧化物膜126以覆盖击穿电压保持层122、P区123以及η+区124。可以通过干氧化(热氧化)执行形成。干氧化的条件例如是1200° C的加热温度和30分钟的加热时间段。此后，执行氮化热处理步骤。例如通过在一氧化氮(NO)氛围中在1100° C下执行120分钟的加热来执行该热处理。因此，将氮原子引入击穿电压保持层122、P区123以及η+区124中的每一个与氧化物膜126之间的界面附近。注意到，在利用一氧化氮进行的该热处理步骤之后，进一步执行使用作为惰性气体的氩(Ar)气的热处理。该热处理的条件例如是1100° C的加热温度和60分钟的加热时间段。如图16中所示，形成源电极111。具体地，执行以下步骤。利用光刻在氧化物膜126上形成具有图案的抗蚀剂膜。利用该抗蚀剂膜作为掩膜，蚀刻掉氧化物膜126位于η+区124上的部分。因此，在氧化物膜126中形成开口。随后，在该开口中形成导体膜以与η+区124接触。随后，通过移除该抗蚀剂膜，移除(剥离)导体膜已经位于抗蚀剂膜上的部分。该导体膜可以是金属膜，并且其例如由镍(Ni)构成。由于执行该剥离，因此形成源电极111。注意到此时优选执行用于合金化的热处理。例如，在作为惰性气体的氩(Ar)气氛围下，在950° C的加热温度下执行2分钟的热处理。再次参考图1，在源电极111上形成上部源电极127。此外，在氧化物膜126上形成栅电极110。此外，在单晶衬底80的背表面(图中的下表面)上形成漏电极112。如上所述获得 MOSFET 100。以下将说明比较例。在比较例中，与本实施例不同(图10)，在没有设置终点膜32的情况下形成间隔膜33(图17)。假设掩膜层31和间隔膜由氧化硅制成并且蚀刻停止层50由钛制成。此后，执行如本实施例中所述的各向异性蚀刻。随着间隔膜33的蚀刻进行，暴露掩膜层31的上表面以及开口 OP中的蚀刻停止层50 (图18)。这里，因为用于间隔膜33的材料和用于掩膜层31的材料都是氧化硅，因此掩膜层31的顶面的暴露不能成为要被检测为终点的目标。因此，要被检测为终点的目标仅为开口 OP中的蚀刻停止层50的暴露。理论上可以检测到终点检测(图19)中的强度I的变化，即O (氧)原子强度的降低或Ti (钛)原子强度的增加。但是这种强度的变化来源于通过开口 OP暴露的材料的差异。因此，随着开口 OP的面积在掩膜层31中占据的比率降低，强度变化减小。因此随着强度变化减小，实际上终点检测是困难的。
相反，利用本实施例中设置的终点膜32 (图10)，例如在终点膜32由氮化硅制成的情况下，在掩膜层31的上表面处暴露终点膜32的部分Pl会导致氮(N)原子强度的陡增(图20)。因此，因为容易进行终点检测，因此可以精确地停止蚀刻。在该方面更一般地讨论，根据本实施例，基于正在执行对终点膜32 (图11)的蚀刻的感测来检测间隔膜33的各向异性蚀刻的终 点。因为终点膜32的蚀刻不仅在掩膜层31中的开口 OP中执行(图9)，而且也在掩膜层31的覆盖部分CV上执行(图9)，因此能够精确地感测到正在执行对终点膜32的蚀刻。因为间隔膜33的各向异性蚀刻能够由此被精确地停止，因此可以精确地在开口 OP的侧壁SI上保留间隔膜33。因此，因为通过被精确地变窄的开口 OP执行η型杂质的离子注入J2(图13)，因此可以精确地在其中已经通过开口 OP注入了 P型杂质的区域(P区123)的一部分中形成η型区。此外，因为形成了蚀刻停止层50 (图3)，因此可以抑制外延衬底90的过蚀刻(图
11和 12)。优选地，用于掩膜层31的材料与用于间隔膜33的材料相同，并且在这种情况下，可以进一步简化制造MOSFET 100的方法。用于蚀刻停止层50的材料可以与用于终点膜32的材料相同，并且在这种情况下，可以进一步简化制造MOSFET 100的方法。替代地，它们可以彼此不同，并且在这种情况下，可以确保在蚀刻停止层50和终点膜32之间的选择蚀刻比。因此，可以提高各向异性蚀刻(图11)之后的蚀刻停止层50剩余量的精度。因此，可以抑制通过蚀刻停止层50的η型杂质的注入的变化。优选地，用于终点膜32的材料不包含金属元素，使得可以避免用于制造MOSFET100的设备的金属污染。(第二实施例)同样地，在本实施例，首先执行基本上与图2至9(第一实施例)中所示的步骤类似的步骤。如图21中所示，随后，形成由材料与用于终点膜32的材料不同的材料制成的中间膜34 (第三膜)。在中间膜34上形成由与用于终点膜32的材料相同的材料制成的中间膜35 (第四膜)。间隔膜33形成在中间膜35上。优选地，用于中间膜34的材料与用于掩膜层31的材料和用于间隔膜33的材料中的至少任意一种相同。随后，通过基本上与图11至18 (第一实施例)中所示的步骤类似的步骤获得MOSFET 100 (图 I)。因为除上述之外的构造都与上述第一实施例中的构造基本相同，因此相同或相应的元件具有相同的附图标记并不再重复其说明。根据本实施例，随着蚀刻进行，感测到对用于中间膜35的材料的蚀刻，并且随后在一定时间间隔内，将感测到与终点膜32的蚀刻有关的相同材料的蚀刻。即，在感测到终点膜32的蚀刻之前，感测到中间膜35的蚀刻，其预测了对终点膜32的蚀刻。因此，可以进一步提高停止蚀刻的精度。例如，在用于掩膜层31、中间膜34和间隔膜33中的每一个的材料都是氧化硅，用于终点膜32和中间膜35中的每一个的材料是氮化硅，并且用于蚀刻停止层50的材料是钛的情况下，感测到如图22中所示的强度I的变化。具体地，在N (氮)原子强度最终增大之前，检测到N原子强度的峰。
虽然在各个上述实施例中，在离子注入J2时暴露蚀刻停止层50 (图13)，但这不是必需的，并且可以在蚀刻停止层50上保留终点膜32。此外，离子注入J2不必通过蚀刻停止层50执行且不必形成蚀刻停止层50。此外，虽然P型被定义为第一导电类型且η型被定义为第二导电类型，但η型可被定义为第一导电类型且P型可被定义为第二导电类型。优选地，将导电类型选择为使得半导体器件具有η型沟道。此外，虽然已经详细说明了 M0SFET，但是半导体器件可以是除MOSFET之外的MISFET (金属绝缘体半导体场效应晶体管)。此外，半导体器件可以是MISFET之外的半导体器件，并且其例如可以是IGBT (绝缘栅双极晶体管)。应当理解本文公开的实施例都是说明性且非限制性的。本发明的范围由权利要求项定义，而不是由上述说明书定义，并且旨在包括等同于权利要求项的范围和含义内的任 何变型。附图标记列表30 :复合掩膜；31 :掩膜层；32 :终点膜(第一膜)；33 :间隔膜(第二膜)；34 :中间膜(第三膜);35 :中间膜(第四膜);50 :蚀刻停止膜(底层);80 :单晶衬底；90 :外延衬底(碳化硅衬底);CV :覆盖部分；以及OP :开口。
权利要求
1.一种制造碳化硅半导体器件(100)的方法，包括以下步骤 在碳化硅衬底(90)上形成掩膜层(31)，所述掩膜层包括覆盖所述碳化硅衬底的覆盖部分(CV)以及具有侧壁(SI)的开口(OP)； 通过所述掩膜层中的所述开口将第一导电类型的杂质注入到所述碳化硅衬底上； 在其上已经形成了所述掩膜层的所述碳化硅衬底上形成由第一材料制成的第一膜(32)，所述第一膜包括布置在所述覆盖部分上的第一部分(P1)、布置在所述开口的所述侧壁上的第二部分(P2)、以及布置在所述开口中的所述碳化硅衬底上的第三部分(P3); 在其上已经形成了所述掩膜层和所述第一膜的所述碳化硅衬底上形成由与所述第一材料不同的第二材料制成的第二膜(33)，所述第二膜包括布置在所述第一膜的所述第一至第三部分中的每一个上的部分； 开始各向异性蚀刻，所述各向异性蚀刻用于移除所述第二膜的布置在所述第一膜的所述第三部分上的部分； 感测在所述各向异性蚀刻期间执行对所述第一材料的蚀刻； 在感测执行对所述第一材料的蚀刻的步骤中感测到执行对所述第一材料的蚀刻之后，停止所述各向异性蚀刻；并且 在所述停止所述各向异性蚀刻的步骤之后，通过由于所述第一膜的所述第二部分以及布置在所述第二部分上的所述第二膜而变窄的所述开口，将第二导电类型的杂质注入到所述碳化硅衬底上。
2.根据权利要求I所述的制造碳化硅半导体器件的方法，其中 所述掩膜层由所述第二材料制成。
3.根据权利要求I所述的制造碳化硅半导体器件的方法，在所述形成第一膜的步骤之后且所述形成第二膜的步骤之前，进一步包括以下步骤 形成由与所述第一材料不同的材料制成的第三膜(34 );并且 在所述第三膜上形成由所述第一材料制成的第四膜(35 )。
4.根据权利要求I所述的制造碳化硅半导体器件的方法，在所述形成掩膜层的步骤之前，进一步包括在所述碳化硅衬底上形成底层(50)的步骤。
5.根据权利要求4所述的制造碳化硅半导体器件的方法，其中 所述底层由所述第一材料制成。
6.根据权利要求4所述的制造碳化硅半导体器件的方法，其中 所述底层由与所述第一材料不同的材料制成。
7.根据权利要求I所述的制造碳化硅半导体器件的方法，其中 所述第一材料不包含金属兀素。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中 所述第一材料由娃基材料和碳基材料中的任意一种制成。
全文摘要
通过掩膜层(31)中的开口(OP)将第一导电类型的杂质注入到碳化硅衬底(90)上。分别形成由第一和第二材料制成的第一和第二膜(32，33)。在各向异性蚀刻过程中感测对第一材料执行的蚀刻，且随后停止各向异性蚀刻。通过由第一和第二膜(32，33)而变窄的开口(OP)将第二导电类型的杂质注入到碳化硅衬底(90)上。因此，可以以精确地自对准方式形成杂质区。
文档编号H01L29/78GK102959694SQ201280001186
公开日2013年3月6日 申请日期2012年1月31日 优先权日2011年6月7日
发明者山田俊介, 增田健良 申请人:住友电气工业株式会社