制造碳化硅半导体器件的方法和碳化硅半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种制造碳化硅半导体器件的方法，和碳化硅半导体器件。
【背景技术】
[0002]通常，在功率半导体器件(功率器件)中，具有低杂质浓度和大厚度的漂移层确保了器件的击穿电压。然而，在这种配置中，为了减小器件的导通电阻，必须增加漂移层中的杂质浓度，或者必须减少漂移层的厚度。换句话说，只要依赖于漂移层的杂质浓度和厚度，器件的导通电阻和击穿电压就存在权衡关系。
[0003]为了克服这种权衡关系，对于使用硅(Si)的功率半导体器件，已经提出了超结结构(例如，参见日本应用物理，第36卷(1977)，第6245-6262页)。起初，碳化硅(SiC)是一种相比Si具有更低损耗和更高击穿电压的材料。然而，如果寻找进一步的改善特性，则可以考虑在使用SiC的功率半导体器件中也采用超结结构(例如，参见日本专利公开N0.2001-144292)。
【发明内容】
[0004]为了形成超结结构，将需要在漂移层中周期性地形成柱状杂质区。根据日本专利公开N0.2001-144292，将p型杂质离子注入到成为漂移层的η型外延层中，以形成超结结构。然而，由于SiC的离子注入深度最多约为I μπι，所以深离子注入是困难的。因此，为了通过这种方法形成超结结构，将需要重复生长薄外延层和离子注入的操作，以层叠多个阶段中的杂质区。因此，必然会降低生产率。
[0005]因此，可以考虑在外延层中形成深沟槽，然后通过外延再生长在沟槽中形成杂质区(嵌入区)。然而，根据该方法，空隙(气泡)会留在杂质区中，这会失去半导体器件的可靠性。将参考附图加以描述。
[0006]图5是示出在沟槽中外延再生长的示意图。例如，通过包括添加杂质的CVD(化学气相沉积)方法，执行外延生长。参考图5，由于通过CVD方法将源材料32a沉积到具有垂直于外延层111的主表面Illa的侧壁的沟槽TRf中，所以沟槽入口端口(开口)附近的生长速度比沟槽内部的生长速度快。这是因为，虽然源材料32a很少可能朝向沟槽的深度部分延伸，但将在沟槽的入口端口附近提供大量的源材料32a。如果外延生长以这种状态继续，开口很快就会关闭，空隙2会留在嵌入区32中，如图6所示。
[0007]因此，目的是在抑制在碳化硅半导体器件中产生空隙的同时形成超结结构。
[0008]根据本发明一个实施例的制造碳化硅半导体器件的方法包括以下步骤:准备具有第一主表面和位于与第一主表面相对的侧上的第二主表面上的碳化硅衬底，在该第一主表面上形成外延层，该外延层具有第一导电类型并具有位于与碳化硅衬底位于其上的侧相反的侧上的第三主表面，在该外延层中形成沟槽，该沟槽包括与第三主表面相交的侧壁和连接到侧壁的底部，加宽沟槽的开口，以及在沟槽中形成嵌入区，该嵌入区具有不同于第一导电类型的第二导电类型。邻近嵌入区的外延层和嵌入区构成了超结结构。该制造方法进一步包括以下步骤:在嵌入区上形成具有第二导电类型的杂质区，在该杂质区上形成第一电极，以及形成与第二主表面相接触的第二电极。
[0009]根据本发明一个实施例的碳化硅半导体器件包括:具有第一主表面和位于与第一主表面相对的第二主表面上的碳化硅衬底，形成在该第一主表面上的外延层，该外延层具有第一导电类型并具有位于与碳化硅衬底位于其上的侧相反的侧上的第三主表面，形成在该外延层中的、且包括与第三主表面相交的侧壁和连接到侧壁的底部的沟槽，以及形成在沟槽中的且具有不同于第一导电类型的第二导电类型的嵌入区。在该碳化硅半导体器件中，沟槽的开口宽于底部，且邻近嵌入区的外延层和嵌入区构成了超结结构。而且，该碳化硅半导体器件包括形成在嵌入区上的且具有第二导电类型的杂质区，提供在该杂质区上的第一电极，以及与第二主表面相接触的第二电极。
[0010]当结合附图时，从本发明的下面的详细描述，本发明的前述和其它目的、特征、方面和优势将变得更加明显。
【附图说明】
[0011]图1是示意性表示根据本发明一个实施例的制造碳化硅半导体器件的方法的流程图。
[0012]图2是示意性示出准备碳化硅衬底的步骤的部分横截面图。
[0013]图3是示意性示出形成第一外延层的步骤的部分横截面图。
[0014]图4是示意性示出形成沟槽的步骤的部分横截面图。
[0015]图5是示意性示出形成嵌入区的过程的部分横截面图。
[0016]图6是示意性示出形成嵌入区的过程的部分横截面图。
[0017]图7是示意性示出加宽开口的步骤的部分横截面图。
[0018]图8是示意性示出形成嵌入区的步骤的部分横截面图。
[0019]图9是用于说明嵌入区中杂质的浓度分布的示意横截面图。
[0020]图10是用于说明嵌入区中杂质的浓度分布的示意横截面图。
[0021]图11是用于说明嵌入区中杂质的浓度分布的示意横截面图。
[0022]图12是表示在图11的嵌入区的厚度方向上杂质浓度转变的图。
[0023]图13是表示在图11的外延层的厚度方向上杂质浓度转变的图。
[0024]图14是示意性示出加宽开口步骤的第一变形的部分横截面图。
[0025]图15是示意性示出加宽开口步骤的第二变形的部分横截面图。
[0026]图16是示意性示出加宽开口步骤的第三变形的部分横截面图。
[0027]图17是示意性示出加宽开口步骤的第四变形的部分横截面图。
[0028]图18是示意性示出加宽开口步骤的第五变形的部分横截面图。
[0029]图19是示意性示出形成杂质区的步骤的部分横截面图。
[0030]图20是示意性示出形成栅绝缘膜的步骤的部分横截面图。
[0031]图21是示意性示出形成栅电极的步骤的部分横截面图。
[0032]图22是示意性表示根据本发明一个实施例的碳化硅半导体器件的一个配置示例的部分横截面图。
[0033]图23是示意性表示碳化硅半导体器件的第一变形的部分横截面图。
[0034]图24是示意性表示碳化硅半导体器件的第二变形的部分横截面图。
[0035]图25是示意性表示碳化娃衬底的一个配置示例的平面图。
[0036]图26是表示超结结构的一个示例的示意图。
【具体实施方式】
[0037]首先，将以列表的形式描述本发明的实施例。在下面的描述中，相同或相应的元件具有相同的参考符号，将不再重复其相同的描述。而且，在本说明书的晶体学描述中，分别地，单个取向用□示出，集合取向用〈> 示出，单个平面用O示出，集合平面用{}示出。晶体学中的负指数通常用上面加有(条)的数字表示。然而，在本说明书中，晶体学中的负指数用前面加有负参考符号的数字表示。
[0038][I]根据本发明一个实施例的制造碳化硅半导体器件的方法包括以下步骤:准备具有第一主表面1a和位于与第一主表面1a相对的侧上的第二主表面1b的碳化娃衬底10 (SlOl)，在第一主表面1a上形成外延层(第一外延层11)，该外延层具有第一导电类型和位于与碳化硅衬底10位于其上的侧相反的侧上的第三主表面lla(S102)，在该外延层(第一外延层11)中形成沟槽TR，该沟槽TR包括与第三主表面IIa相交的侧壁SW和连接到侧壁SW的底部BT(S103)，加宽沟槽TR的开口 0P(S104)，以及在沟槽TR中形成嵌入区30，嵌入区30具有不同于第一导电类型的第二导电类型(S105)。邻近嵌入区30的外延层(第一外延层11)和嵌入区30构成了超结结构SJ。该制造方法进一步包括以下步骤:在嵌入区30上形成具有第二导电类型的杂质区(第一杂质区13) (S107)，在该杂质区(第一杂质区13)上形成第一电极18 (SI 10)，以及形成与第二主表面1b相接触的第二电极20 (SI 11)。
[0039]在上述制造方法中，当嵌入区30在沟槽TR中形成时，要预先执行加宽沟槽TR的开口 OP的步骤(S104)。因此，当在沟槽TR中沉积嵌入区30的源材料时(S105)，源材料会从沟槽TR的开口 OP广泛地延伸到底部BT，以便在开口 OP附近的晶体生长之前，关闭开口，并防止间隙保留在沟槽TR内部。因此，根据该方法，能够形成基本上不包括间隙的嵌入区30 ο
[0040][2]在加宽开口 OP的步骤中(S104)，优选加宽开口 0Ρ，使得侧壁SW相对于第三主表面Ila倾斜大于或等于45°且小于或等于80°。
[0041]这是因为，当侧壁SW的倾斜角超过80°时，存在不能充分抑制间隙产生的情况，以及当倾斜角小于45°时，存在器件的精制变得困难的情况。
[0042][3]优选地，形成嵌入区30，使具有第二导电类型的杂质的浓度从底部BT朝向开口 OP降低，形成外延层(第一外延层11)，使具有第一导电类型的杂质的浓度从第一主表面1a朝向第三主表面Ila增加。
[0043]因此，即使在具有加宽开口 OP的沟槽TR中形成嵌入区30的情况下，在施加反向偏压时，具有第一导电类型(例如，η型)的外延层11和