11a。因此，沟槽TR的开口 OP宽于底部BT。在沟槽TR中形成具有P型(第二导电类型)的嵌入区30。邻近嵌入区30的第一外延层11和嵌入区30构成了超结结构SJ。
[0108]在SiC半导体器件IA中，通过超结结构SJ能够呈现高击穿电压，同时增加第一外延层11的杂质浓度。而且，由于沟槽TR的开口 OP宽于底部BT，所以在形成嵌入区30时能够减少在嵌入区30中产生的空隙。因此，SiC半导体器件IA还具有优越的可靠性。
[0109]在这里，参考图26，SiC半导体器件IA优选包括由多个沟槽TR和嵌入区30构成的多重超结结构SJ。这是因为，器件的击穿电压得以改善。而且，在这时，优选形成条纹状的并沿〈11-20〉方向延伸的沟槽TR和嵌入区30。这是因为在形成嵌入区30时会进一步减少空隙的产生。
[0110]而且，如上所述，沟槽TR的侧壁SW相对于第三主表面Ila倾斜大于或等于45°且小于或等于80°。这是因为在该范围中减少空隙的同时能精制器件。而且，优选地，在嵌入区30中，具有P型(第二导电类型)的杂质的浓度从底部BT朝向开口 OP降低，在第一外延层11中，具有η型(第一导电类型)的杂质的浓度从第一主表面1a朝向第三主表面Ila增加。这是由于在超结结构SJ中耗尽了 P型区和η型区两者。
[0111]第二外延层12形成在第一外延层11和嵌入区30上。第二外延层12具有位于与其上有第一外延层11的侧相反的侧上的第四主表面12a。第一外延层11和第二外延层12充当漂移层。第二外延层12的杂质浓度为例如约大于或等于I X 114Cm 3且小于或等于
116Cm3O
[0112]P体区13(第一杂质区)、n+区14(第二杂质区)和p +区17(第三杂质区)形成在第二外延层12中。P体区13包括P型(第二导电类型)杂质。P体区13中的杂质的浓度为例如约5 X 117Cm 3。
[0113]n+区14包括η型(第一导电类型)杂质。η +区14中的杂质的浓度被设置为高于第二外延层12 (漂移层的一部分)中的杂质的浓度。η+区14中的杂质的浓度为例如约
IXlO20Cm3O
[0114]ρ+区17包括P型杂质。P+区17中的杂质的浓度被设置为高于P体区13中杂质的浓度。P+区17中的杂质的浓度为例如约大于或等于2 X 10 18cm 3且小于或等于I X 10 20cm 3。
[0115]源电极18(第一电极)与n+区14和p+区17相接触，并与它们欧姆接触。换句话说，第一电极形成在杂质区上。在第二外延层12的表面(第四主表面12a)上，栅绝缘膜15形成在与源电极18接触的部分处。而且，栅电极16形成在栅绝缘膜15上。因此，位于栅电极16下面的并夹在n+区14和第二外延层12之间的p体区13的部分，可以形成沟道区。穿过沟道区的电流由施加到栅电极16的电压来控制。
[0116]栅电极16和源电极18通过层间绝缘膜19来电绝缘。形成与SiC衬底10的第二主表面1b相接触的漏电极20 (第二电极)，且漏电极20与SiC衬底10欧姆接触。
[0117][第一变形]
[0118]参考图23，在本实施例的第一变形的SiC半导体器件IB中，沟槽TR的底部BT (嵌入区30)没有与第一主表面1a相接触。即使具有这种配置，只要沟槽TR的开口 OP宽于底部BT，嵌入区30也可处于基本不包括空隙的状态。因此，在通过超结结构SJ将低导通电阻和高击穿电压联合在一起的同时，能够呈现出高稳定性。然而，更优选地，沟槽TR的底部BT与第一主表面10a相接触，如图22所示。这是因为，在第一外延层11中，能够形成在较宽范围的水平方向上延伸的耗尽层，以便进一步改善击穿电压。
[0119][第二变形]
[0120]参考图24，在本实施例的第二变形的SiC半导体器件IC中，形成了彼此分离的嵌入区30和P体区13 (第一杂质区)。只要沟槽TR的开口 OP宽于底部BT，嵌入区30也可处于基本不包括空隙的状态。因此，在通过超结结构SJ将低导通电阻和高击穿电压联合在一起的同时，能够呈现出高稳定性。然而，更优选地，与图22示出SiC半导体器件IA—样，嵌入区30与P体区13(第一杂质区)相接触。这是因为，将嵌入区30连接到P体区13可能会产生固定的电位。
[0121]虽然已详细描述并示例了本发明，但是应该清楚地理解，这仅是示例和示例的方式，且不是限制的方式，本发明的范围用所附权利要求书的权项来限定。
【主权项】
1.一种制造碳化硅半导体器件的方法，包括以下步骤: 准备具有第一主表面和位于与所述第一主表面相反的侧上的第二主表面的碳化硅衬底； 在所述第一主表面上形成外延层，所述外延层具有第一导电类型并且具有第三主表面，所述第三主表面位于与所述碳化硅衬底所被定位在上面的侧相反的侧上； 在所述外延层中形成沟槽，所述沟槽包括与所述第三主表面相交的侧壁和连接到所述侧壁的底部； 加宽所述沟槽的开口 ；以及 在所述沟槽中形成嵌入区，所述嵌入区具有不同于所述第一导电类型的第二导电类型， 邻近所述嵌入区的所述外延层和所述嵌入区构成超结结构， 所述方法进一步包括以下步骤: 在所述嵌入区上形成具有所述第二导电类型的杂质区； 在所述杂质区上形成第一电极；以及 形成与所述第二主表面相接触的第二电极。2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中， 在加宽开口的所述步骤中，所述开口被加宽为使得所述侧壁相对于所述第三主表面倾斜大于或等于45°且小于或等于80°。3.根据权利要求1所述的制造碳化硅半导体器件的方法，其中， 所述嵌入区被形成为使得具有所述第二导电类型的杂质的浓度从所述底部朝向所述开口降低，以及 所述外延层被形成为使得具有所述第一导电类型的杂质的浓度从所述第一主表面朝向所述第三主表面增加。4.根据权利要求1所述的制造碳化硅半导体器件的方法，其中， 同时执行形成沟槽的所述步骤和加宽开口的所述步骤。5.根据权利要求1至4中的任一项所述的制造碳化硅半导体器件的方法，其中， 当在平面图中看时，所述沟槽被形成为沿〈11-20〉方向延伸。6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中， 以条纹状来形成多个沟槽。7.—种碳化娃半导体器件，包括: 碳化硅衬底，其具有第一主表面和位于与所述第一主表面相反的侧上的第二主表面；形成在所述第一主表面上的外延层，所述外延层具有第一导电类型并且具有第三主表面，所述第三主表面位于与所述碳化硅衬底所被定位在上面的侧相反的侧上； 沟槽，其形成在所述外延层中，并且包括与所述第三主表面相交的侧壁和连接到所述侦睡的底部；以及 嵌入区，其形成在所述沟槽中，并且具有不同于所述第一导电类型的第二导电类型， 所述沟槽的开口宽于所述底部，并且邻近所述嵌入区的所述外延层和所述嵌入区构成超结结构， 所述碳化硅半导体器件进一步包括: 杂质区，其形成在所述嵌入区上并且具有所述第二导电类型； 第一电极，其被设置在所述杂质区上；以及 第二电极，其与所述第二主表面相接触。8.根据权利要求7所述的碳化硅半导体器件，其中， 所述侧壁相对于所述第三主表面倾斜大于或等于45°且小于或等于80°。9.根据权利要求7所述的碳化硅半导体器件，其中， 在所述嵌入区中，具有所述第二导电类型的杂质的浓度从所述底部朝向所述开口降低，以及 在所述外延层中，具有所述第一导电类型的杂质的浓度从所述第一主表面朝向所述第三主表面增加。10.根据权利要求7所述的碳化硅半导体器件，其中， 所述嵌入区与所述杂质区相接触。11.根据权利要求7所述的碳化硅半导体器件，其中， 所述底部与所述第一主表面相接触。12.根据权利要求7至11中的任一项所述的碳化硅半导体器件，其中， 当在平面图中看时，所述沟槽沿〈11-20〉方向延伸。13.根据权利要求12所述的碳化硅半导体器件，其中， 设置有多个沟槽和嵌入区，以及 多个所述沟槽和所述嵌入区是条纹状的。
【专利摘要】本发明涉及制造碳化硅半导体器件的方法和碳化硅半导体器件。所述方法包括以下步骤：准备具有第一主表面和位于与第一主表面相对的第二主表面上的碳化硅衬底，在该第一主表面上形成外延层，该外延层具有第一导电类型并具有位于与其上有碳化硅衬底的侧相反的侧上的第三主表面，在该外延层中形成沟槽，该沟槽包括与第三主表面相交的侧壁和连接到侧壁的底部，加宽沟槽的开口，以及在沟槽中形成嵌入区，该嵌入区具有不同于第一导电类型的第二导电类型。邻近嵌入区的外延层和嵌入区构成超结结构。该方法进一步包括以下步骤：在嵌入区上形成具有第二导电类型的杂质区，在该杂质区上形成第一电极，以及形成与第二主表面相接触的第二电极。
【IPC分类】H01L21/336, H01L29/16, H01L29/06, H01L29/78
【公开号】CN105448959
【申请号】CN201510520872
【发明人】日吉透
【申请人】住友电气工业株式会社
【公开日】2016年3月30日
【申请日】2015年8月21日
【公告号】DE102015216091A1, US20160087032