具有第二导电类型(例如，P型)的嵌入区30，在沟槽TR的深度方向的宽范围中被一起耗尽，从而能够形成如图22所示的在水平方向上延伸的耗尽层。因此，即使当增加漂移层(第一外延层11和第二外延层12)中的杂质浓度时，也能够确保器件的击穿电压，从而能够将低导通电阻和高击穿电压联合起来。
[0044][4]优选地，同时执行形成沟槽TR的步骤(S103)和加宽开口 OP的步骤(S104)。例如，当通过热蚀刻形成沟槽TR时，可以同时执行这些步骤。而且，同样在通过RIE(反应离子蚀刻)等形成沟槽TR的情况下，也能同时执行这些步骤。因此，提高了生产率。
[0045][5]优选地，当在平面图中看时，沟槽TR被形成为沿〈11-20〉方向延伸。
[0046]通常，碳化硅衬底10具有预定的偏离角，并通过沿〈11-20〉方向的阶梯流动生长形成第一外延层11。因此，通过形成沿〈11-20〉方向的沟槽TR，同一平面取向能够呈现在沟槽TR的两个彼此相对的侧壁SW中。因此，当通过外延生长形成嵌入区30时，晶体生长会均匀地出现在沟槽TR的两个彼此相对的侧壁SW中，从而抑制空隙的产生。
[0047]在这里，在平面图中观察表示从第三主表面Ila的法线方向的SiC半导体器件的视野。
[0048][6]优选地，在上述项[5]中，形成条纹状的多个沟槽TR。因此，能够形成多个嵌入区30，并形成多重超结结构SJ，从而能够进一步改善SiC半导体器件的击穿电压。
[0049][7]根据本发明一个实施例的碳化硅半导体器件包括:具有第一主表面1a和位于与第一主表面1a相反的侧上的第二主表面1b的碳化娃衬底10，形成在第一主表面1a上的外延层(第一外延层11)，该外延层具有第一导电类型并具有位于与其上有碳化硅衬底10的侧相反的侧上的第三主表面11a，形成在该外延层(第一外延层11)中的、且包括与第三主表面Ila相交的侧壁SW和连接到侧壁SW的底部BT的沟槽TR，以及形成在沟槽TR中的且具有不同于第一导电类型的第二导电类型的嵌入区30。在该碳化硅半导体器件中，沟槽TR的开口 OP宽于底部BT，邻近嵌入区30的外延层(第一外延层11)和嵌入区30构成了超结结构SJ。该碳化硅半导体器件进一步包括:形成在嵌入区30上的且具有第二导电类型的杂质区(第一杂质区13)，提供在该杂质区(第一杂质区13)上的第一电极18，以及与第二主表面1b相接触的第二电极20。
[0050]在该SiC半导体器件中，嵌入部分30形成在开口 OP宽于底部BT的沟槽TR中。因此，当形成嵌入区30时，能够减少空隙的产生，并能够形成基本上不包括空隙的嵌入区30。因此，该SiC半导体器件具有良好的可靠性，同时包括超结结构SJ。而且，在该SiC半导体器件中，通过超结结构能够将低导通电阻和高击穿电压联合起来。
[0051][8]优选地，侧壁SW相对于第三主表面Ila倾斜大于或等于45°且小于或等于80°。这是因为，通过将侧壁SW的倾斜角设置为小于或等于80°，能够进一步减少间隙产生，以及通过将倾斜角设置为大于或等于45°，能够进一步精制器件。
[0052][9]优选地，在嵌入区30中，具有第二导电类型的杂质的浓度从底部BT朝向开口OP降低，在外延层(第一外延层11)中，具有第一导电类型的杂质的浓度从第一主表面1a朝向第三主表面Ila增加。
[0053]因此，在施加反向偏压时，邻近嵌入区30的第一外延层11和嵌入区30能够在沟槽TR的深度方向的宽范围中被一起耗尽。因此，即使当增加漂移层(第一外延层11和第二外延层12)中的杂质浓度时，也能够确保器件的击穿电压，从而能够将低导通电阻和高击穿电压联合起来。
[0054][10]优选地，嵌入区30与杂质区(第一杂质区13)相接触。这是因为会容易地保持电位不变。
[0055][11]优选地，底部BT与第一主表面1a相接触。这是因为会进一步提高击穿电压。
[0056][12]优选地，当在平面图中看时，沟槽TR沿〈11-20〉方向延伸。形成如上所述的沿〈11-20〉方向延伸的沟槽TR，能够进一步减少在嵌入区30中空隙的产生。
[0057][13]优选地，提供多个沟槽TR和多个嵌入区30，且多个沟槽TR和多个嵌入区30是条纹状的。形成包括多个嵌入区30的多重超结结构SJ，能够进一步改善器件的击穿电压。
[0058][本发明的实施例的细节]
[0059]在下文中，将详细描述根据本发明的一个方面的实施例(在下文中，也称为“本实施例”)，然而，本实施例不限制于此。在下文中，将描述作为示例的MOSFET (金属氧化物半导体场效应晶体管)。然而，本实施例不限制于此。例如，其可以广泛地应用于具有垂直结构的半导体器件，诸如SBD (肖特基势皇二极管)、PiN 二极管、IGBT (绝缘栅双极型晶体管)、闸流管、GTO(门极可关断晶闸管)，等等。而且，在下面描述的每个区的导电类型仅仅是一个示例，且第一导电类型可以是η型或P型(不同于第一导电类型的第二导电类型可以是P型或η型)。
[0060][第一实施例:制造碳化娃半导体器件的方法]
[0061]第一实施例是一种制造SiC半导体器件的方法。图1是示意性表示根据第一实施例的制造方法的流程图。参考图1，该制造方法包括以下步骤:准备SiC衬底(SlOl)，形成第一外延层(S102)，形成沟槽(S103)，加宽沟槽的开口(S104)，在沟槽中形成嵌入区(S105)，形成第二外延层(S106)，形成杂质区(S107)，形成栅绝缘膜(S108)，形成栅电极(S109)，形成源电极(SllO)，以及形成漏电极(Slll)。
[0062]在该制造方法中，预先加宽沟槽TR的开口 OP (S104)，通过外延再生长在沟槽TR中形成嵌入区30(S105)。因此，在抑制空隙产生的同时，能够形成超结结构SJ。在下文中，将描述每个步骤。
[0063][准备SiC衬底的步骤(SlOl)]
[0064]参考图2，准备具有第一主表面1a和第二主表面1b的SiC衬底10 (晶片)。第一主表面1a是晶体生长表面，第二主表面1b是所谓的背面。例如，通过将单晶锭切成片来准备SiC衬底10。例如，使用线锯来切片。SiC的多型体期望是4H-SiC。这是因为其电子迀移率、电击穿电场强度等较好。
[0065]作为晶体生长表面的第一主表面1a的平面取向是例如{0001}平面。而且，SiC衬底10期望具有偏离{0001}平面若干度的偏离角，换句话说，第一主表面1a倾斜于{0001}平面若干度。这是用于通过阶梯流动生长来执行多型体的控制。SiC衬底10的偏离角优选为大于或等于1°且小于或等于8°，更优选为大于或等于2°且小于或等于7°，尤其优选为大于或等于3°且小于或等于5°。偏离方向是例如〈11-20〉方向。
[0066][形成第一外延层的步骤(S102)]
[0067]参考图3，在第一主表面1a上生长第一外延层11。第一外延层11具有位于与其上有SiC衬底10的侧相反的侧上的第三主表面11a。
[0068]第一外延层11具有例如η型的导电类型(第一导电类型)。第一外延层11例如通过CVD方法来生长。例如，使用硅烷(SiH4)和丙烷(C3H8)作为源材料气体，氢气(H2)作为载气，在大约1400°C到1700°C的温度下沿〈11-20〉方向执行阶梯流动生长。在这时，例如，引入作为η型杂质(掺杂剂)的氮(N)或磷(P)。而且，在这时，引入该杂质，使其浓度从第一主表面1a朝向第三主表面Ila增加。这将在后面描述。
[0069]第一外延层11的厚度是例如约大于或等于5 μπι且小于或等于300 μπι，优选为大于或等于ΙΟμπι且小于或等于250 μπι，尤其优选为大于或等于15μπι且小于或等于200 μm0这是因为，在本实施例中，在第一外延层11中形成深沟槽。
[0070][形成沟槽的步骤(S103)]
[0071]参考图4，形成沟槽TRf，该沟槽TRf包括与第三主表面Ila相交的侧壁SW和连接到侧壁SW的底部BT。例如，通过在第三主表面Ila上形成在将要形成的沟槽的部分处具有开口的掩模，并通过该掩模用光刻方法执行蚀刻，来形成沟槽TRf。
[0072]例如，可以使用RIE，尤其是电感耦合等离子体(ICP)-RIE来蚀刻。当执行ICP-RIE时，例如，可以使用SF6气体或SFjP O 2的混合气体作为反应气体。根据这种方法，形成开口 OP和底部BT基本上具有同一宽度的沟槽TRf。然而，如下面将要描述的，可形成开口 OP以使其宽于来自最初状态的底部BT。
[0073][加宽开口的步骤(S104)]
[0074]参考图7，加宽沟槽TRf的开口 0P。因此，形成开口 OP比底部BT宽的沟槽TR。例如，热蚀刻适合这种处理。例如，通过在包含至少一种卤素原子的反应气体中加热，可选择性蚀刻侧壁SW，从而使侧壁SW相对于第三主表面Ila倾斜。在这里，反应气体为例如氯气(Cl2)和氧气(O2)的混合气体，热处理温度为例如约高于或等于700°C且低于或等于100tCo
[0075]在这时，优