选执行蚀刻，以使侧壁SW相对于第三主表面Ila的倾斜角Θ变得大于或等于45°且小于或等于80°。这是因为，当倾斜角Θ小于45°时，存在器件的精制变得困难的情况，以及当倾斜角Θ超过80°时，存在不能充分抑制间隙产生的情况。倾斜角Θ优选为大于或等于50°且小于或等于75°，尤其优选为大于或等于55°且小于或等于70°，最优选为大于或等于60°且小于或等于65°。这是因为，在这种范围中在精制器件的同时确实能抑制空隙的产生。
[0076]应该注意的是，具有加宽开口 OP的沟槽TR能够从初始状态形成。换句话说，在这种情况下，可以同时执行形成沟槽的步骤(S103)和加宽开口的步骤(S104)。这样的方面简化了过程，因此是适合的。例如，通过适当地调节热蚀刻的条件，能够在加宽开口 OP的同时形成沟槽TR。而且，通过适当的调节使用RIE等的条件，能够在加宽开口 OP的同时形成沟槽TR0
[0077]从进一步减少空隙的角度来看，优选将开口 OP设置为在深度方向的中心部分处比沟槽TR的宽度宽。然而，必须加宽开口 OP使其宽于底部BT，且沟槽TR的横截面形状不必要为如图7所示的倒梯形形状。沟槽的横截面形状可以是例如如图14中示出的沟槽TR一样的V形形状。而且，沟槽的横截面形状可以被设置为使得侧壁SW的倾斜度以从开口 OP到底部BT的方式变化，如图15和16示出的沟槽TRb和沟槽TRc。而且，沟槽的横截面形状可以被设置为使得开口 OP的侧壁SW不倾斜，而是基本上垂直于第三主表面11a，如图17和18示出的沟槽TRd和沟槽TRe。
[0078]沟槽TR的深度优选为大于或等于I μ m且小于或等于150 μ m，更优选为大于或等于3 μ m且小于或等于100 μ m，尤其优选为大于或等于5 μ m且小于或等于50 μ m。这是因为，在这种范围中，能够将超结结构配置为在抑制空隙产生的同时，呈现出高击穿电压。
[0079]而且，参考图26，沟槽TR被优选形成为沿〈I 1-20〉方向延伸。这是因为，当通过如上所述的阶梯流动生长沿〈11-20〉方向形成第一外延层11时，通过形成沿〈11-20〉方向延伸的沟槽TR，相同平面取向能够呈现在沟槽TR的两个彼此相对的侧壁SW中。然后，通过允许同一取向中呈现在两个侧壁上，晶体能够在两个侧壁上均匀地外延生长，从而能够抑制空隙的产生。〈11-20〉方向可由SiC衬底10 (晶片)的定向平面OF指定，例如参考图25。
[0080]而且，参考图26，优选形成条纹状的多个沟槽TR。在随后的步骤中，能够形成条纹状的嵌入区30，从而能够形成由多个pn结构成的多重超结结构SJ。
[0081][在沟槽中形成嵌入区的步骤(S105)]
[0082]参考图8，在沟槽TR中形成嵌入区30。因此，邻近嵌入区30的第一外延层11和嵌入区30构成了超结结构SJ。
[0083]例如，在沟槽TR中，通过外延再生长来形成嵌入区30。在这时，将P型杂质(不同于第一导电类型的第二导电类型)引入到嵌入区30中。该P型杂质是例如，铝(Al)、硼(B)，等。在本实施例中，由于预先加宽了开口 0P，所以在形成嵌入区30的过程中抑制了空隙的产生。应该注意的是，在图8中，例如，通过MP(机械抛光)、CMP(化学机械抛光)等，可以移除在外延生长的过程中产生的并在主表面Ila等上延伸的嵌入区30的部分。
[0084]在这里，优选形成嵌入区30，使得具有第二导电类型的杂质的浓度从沟槽TR的底部BT朝向开口 OP降低，并优选形成第一外延层11，使得具有第一导电类型的杂质的浓度从第一主表面1a朝向第三主表面Ila增加。将参考附图描述其原因。
[0085]图10是表示其中在具有垂直于第三主表面Ila的侧壁SW的沟槽中形成嵌入区32的配置的示意横截面图。图10中的距离dp表示从嵌入区32的中心到与外延层111的界面(pn结的面)的距离，距离dn表示从超结结构中与嵌入区32配对的外延层111的部分的中心到与嵌入区30的界面的距离。
[0086]在这里，当嵌入区32的杂质浓度为Na时，且外延层111的杂质浓度为Nd时，满足下面的表达式(i)NaXdp = NdXdn, p型区(嵌入区32)和η型区(外延层11)中的电荷的数量变得在水平方向上相等，从而，在施加反向偏压时，P型区和η型区能够被完全耗尽。由于以这种方式形成的耗尽层限制了超结结构中的电流，所以即使当增加漂移层(外延层111)的杂质浓度时，也能维持该击穿电压。
[0087]接下来，参考图9，将考虑嵌入区30以锥形方式朝向第三主表面Ila打开的情况。在这种情况下，在嵌入区30的厚度方向上，对应于上述dp的距离，从底部BT朝向开口 OP变得较长，如图9的dpi和dp2所示。同样，在第一外延层11的厚度方向上，对应于上述dn的距离，从第一主表面1a朝向第三主表面Ila变得较短，如图9的dnl和dn2所示。因此，当嵌入区30和第一外延层11中的杂质浓度在整个厚度方向上恒定时，在P型区和η型区中可能会出现具有不平衡电荷的部分，从而在那部分中P型区和η型区不能被完全耗尽。
[0088]因此，嵌入区30被形成为，使P型(第二导电类型)杂质的浓度从底部BT朝向开口 OP降低，第一外延层11被形成为，使η型(第一导电类型)杂质的浓度从第一主表面1a朝向第三主表面Ila增加。因此，在外延层11的厚度方向的宽范围中满足上述表达式
(i)，从而能够维持高击穿电压。
[0089]嵌入区30和第一外延层11中的杂质浓度可以以阶段或连续的方式变化。优选地，其以连续方式变化。图12代表杂质浓度关于图11的箭头ARl的连续变化的一个示例，图13代表杂质浓度关于图11的箭头AR2的连续变化的一个示例。当杂质浓度在每个区中以这种方式连续变化时，例如，能够在第一外延层11的整个厚度方向上，满足上述表达式
(i)。因此，根据该实施例，能够进一步增加击穿电压。
[0090]在这里，从导通电阻的角度来看，在图13中，第一外延层11中的杂质浓度的下限值LL优选为大于或等于I X 114Cm 3，更优选为大于或等于2 X 114Cm 3，尤其优选为3 X 114Cm 3，且上限值UL为例如小于或等于5 X 115Cm 3。
[0091][形成第二外延层的步骤(S106)]
[0092]参考图19，在嵌入区30上形成第二外延层12。第二外延层12具有位于与其上有第一外延层11的侧相反的侧上的第四主表面12a。第二外延层12的厚度为例如约大于或等于0.5 μ m且小于或等于5 μ m。
[0093][形成杂质区的步骤(S107)]
[0094]参考图19，例如，通过经由注入掩模的离子注入方法，在第二外延层12中并在嵌入区30上，形成具有P型导电(第二导电类型)的P体区13 (第一杂质区)、具有η型导电类型的η+区14(第二杂质区)和具有P型导电类型的P+区17(第三杂质区)。
[0095][形成栅绝缘膜的步骤(S108)]
[0096]参考图20，在第二外延层12上形成栅绝缘膜15。栅绝缘膜15例如可通过热氧化来形成。例如，通过在1300°C的温度下，在氧气氛下加热第二外延层12，可以形成作为二氧化硅(S12)膜的栅绝缘膜15。
[0097][形成栅电极的步骤(S109)]
[0098]参考图21，在栅绝缘膜15上形成栅电极16。栅电极16例如可通过CVD方法等来形成。栅电极16例如由多晶硅等构成。
[0099][形成源电极(第一电极)的步骤(SllO)]
[0100]参考图22，首先形成层间绝缘膜19以覆盖栅电极16。接下来，执行蚀刻以暴露n+区14和p+区17。在暴露的η +区14和ρ+区17上(换句话说，在P体区13上)形成源电极18(第一电极)。源电极18例如通过溅射方法等来形成。源电极18例如由镍(Ni)、钛(Ti)、Al等构成。
[0101][形成漏电极(第二电极)的步骤(Slll)]
[0102]参考图22，形成与SiC衬底10的第二主表面1b相接触的漏电极20 (第二电极)。漏电极20例如通过溅射方法等来形成。漏电极20例如由NiSi合金等构成。
[0103]通过执行上述步骤，能够制造在超结结构中具有减少的空隙的SiC半导体器件IA0
[0104][第二实施例:碳化硅半导体器件]
[0105]第二实施例是一种SiC半导体器件。图22是示意性表示根据第二实施例的SiC半导体器件的一个配置示例的部分横截面图。SiC半导体器件IA是垂直型M0SFET，通常能通过上述的第一实施例来制造。
[0106]参考图22，SiC半导体器件IA包括:具有第一主表面1a和位于与第一主表面1a相反的侧上的第二主表面1b的SiC衬底10，和形成在第一主表面1a上的第一外延层11，该外延层11具有η型(第一导电类型)，并具有位于与其上有SiC衬底10的侧相反的侧上的第三主表面11a。
[0107]在第一外延层11中，形成沟槽TR，该沟槽TR包括与第三主表面Ila相交的侧壁SW和连接到侧壁SW的底部BT。侧壁SW倾斜于第三主表面