制造碳化硅半导体器件的方法
【专利摘要】在n型碳化硅衬底（90）上形成p型集电极层（101e）。在集电极层（101e）的顶表面侧上形成n型漂移层（102）。形成设置在漂移层（102）上的p型体区（103）以及设置在体区（103）上以通过体区（103）与漂移层（102）分离的n型发射极区（204）。通过移除碳化硅衬底（90）来暴露集电极层（101e）的底表面侧（101B）。
【专利说明】制造碳化硅半导体器件的方法
【技术领域】
[0001]本发明涉及一种制造碳化硅半导体器件的方法，并且特别涉及一种制造包括具有P型集电极层的碳化娃半导体器件。
【背景技术】
[0002]例如，QingchunZhang 等人的“9kV4H_SiC IGBTs with88m Q *cm2of Rdiffj0n (具有88mQ.cm2 的 Rdiff,m 的 9kV4H-SiC IGBT)” (Mater.Sc1.Forum (材料科学论坛)第 556-557(2007)，pp.771-774)(非专利文献I)公开了一种采用具有n型的4H_SiC衬底(具有4H多晶型的碳化硅衬底)的P沟道型IGBT (绝缘栅双极晶体管)。该文献描述了采用p沟道型IGBT代替n沟道型IGBT，因为欠缺对于n沟道型IGBT所需的高质量、低电阻p_SiC衬底。
[0003]引证文献列表
[0004]非专利文献
[0005]NPLl:Qingchun Zhang 等人的“9kV4H_SiC IGBTs with88m Q *cm2of Rdiff,Qn (具有88m Q ? cm2 的 Rdiff,m 的 9kV4H_SiC IGBT)”，Mater.Sc1.Forum (材料科学论坛)第 556-557(2007),pp.771-774
【发明内容】
[0006]技术问题
[0007]如上所述，难以制备用于制造n沟道型IGBT的p型SiC衬底，特别是适用于功率半导体器件的具有足够特性的4H-SiC衬底。这是因为p型4H-SiC的体生长(bulk growth)困难，并且在生长过程中很可能出现结晶度等问题。
[0008]已经提出本发明以解决上述问题，并且本发明的一个目的是提供一种能从使用n型SiC衬底代替P型SiC衬底的步骤开始来制造n沟道型IGBT的方法。
[0009]问题的解决手段
[0010]根据本发明的一个方面，制造碳化硅半导体器件的方法包括以下步骤:在具有n型的碳化硅衬底上形成集电极层，该集电极层具有面对碳化硅衬底的底表面侧和与底表面侧相反的顶表面侧，并且具有P型；在集电极层的顶表面侧上形成具有n型的漂移层；形成体区和发射极区，该体区设置在漂移层上，并且具有P型，该发射极区设置在体区上以通过体区而与漂移层分离，并且具有n型；在体区上形成栅极绝缘膜以连接漂移层和发射极区；在栅极绝缘膜上形成栅电极；以及通过移除碳化硅衬底而暴露集电极层的底表面侧。
[0011]根据该制造方法，可 以使用具有n型的碳化硅衬底获得包括具有n型的漂移层以及具有P型的集电极层的半导体器件。具体而言，可以使用具有n型的碳化硅衬底获得n沟道型IGBT。
[0012]优选地，在根据上述一个方面的制造方法中，在形成栅电极的步骤之前执行暴露集电极层的底表面侧的步骤。这可以避免栅电极或诸如发射极布线的、能够设置在其上的布线被暴露集电极层的底表面侧的步骤损坏。[0013]优选地，在根据上述一个方面的制造方法中，在形成栅极绝缘膜的步骤之前执行暴露集电极层的底表面侧的步骤。这可以避免栅极绝缘膜被暴露集电极层的底表面侧的步骤损坏。
[0014]优选地，在根据上述一个方面的制造方法中，暴露集电极层的底表面侧的步骤包括移除集电极层的底表面侧的一部分的步骤。由此，即使步骤存在变化，也能使集电极层的底表面侧更可靠地暴露。
[0015]优选地，在根据上述一个方面的制造方法中，通过将碳化硅沉积至不小于10 y m的厚度来执行形成集电极层的步骤。由此，在考虑到由于移除集电极层的一部分的步骤而使集电极层的厚度减小的情况下形成集电极层。
[0016]优选地，在根据上述一个方面的制造方法中，执行暴露集电极层的底表面侧的步骤，使得集电极层保留有不小于5 u m的厚度。由此，可以抑制集电极层的厚度的变化，并且可以抑制穿通的发生。
[0017]优选地，在根据上述一个方面的制造方法中，通过沉积包含不小于IX IO17Cm3且不大于IXlO21Cm3的浓度的受主型杂质的碳化硅来执行形成集电极层的步骤。由此可以减小集电极层以及形成于其上的电极(集电极电极)之间的欧姆电阻。
[0018]根据本发明的另一方面，一种制造碳化硅半导体器件的方法包括以下步骤:在具有n型的碳化硅衬底上形成漂移层，该漂移层具有面对碳化硅衬底的底表面侧以及与底表面侧相反的顶表面侧，并且具有n型；通过移除碳化硅衬底来暴露漂移层的底表面侧；在漂移层的底表面侧上形成具有P型的集电极层；在形成集电极层的步骤之后，形成体区和发射极区，该体区设置在漂移层的顶表面侧上，并且具有P型，该发射极区设置在体区上以通过体区与漂移层分离，并且具有n型；在体区上形成栅极绝缘膜以连接漂移层和发射极区；以及在栅极绝缘膜上形成栅电极。
[0019]根据该制造方法，可以使用具有n型的碳化硅衬底获得包括具有n型的漂移层以及具有P型的集电极层的半导体器件。具体而言，可以使用具有n型的碳化硅衬底获得n沟道型IGBT。
[0020]优选地，在根据上述另一方面的制造方法中，通过在漂移层的底表面侧上的外延生长来执行形成集电极层的步骤。由此，通过外延生长形成的集电极层可以设置在碳化硅半导体器件中。
[0021]优选地，在根据上述另一方面的制造方法中，通过将注入杂质到漂移层的底表面侧上来执行形成集电极层的步骤。由此，通过注入杂质形成的集电极层可以设置在碳化硅半导体器件中。
[0022]更优选地，在形成集电极层的步骤之后执行用于活化集电极层中的杂质的活化退火。此外，在执行活化退火的步骤之后对集电极层执行牺牲氧化。由此，可以通过牺牲氧化移除由活化退火造成对集电极层的损坏。
[0023]进一步优选地，在执行活化退火的步骤之前在集电极层上形成保护层。此外，在执行活化退火的步骤之后通过氧化移除保护层。由此，可以抑制由活化退火造成对集电极层的损坏。而且，当对集电极层执行牺牲氧化时，可以在通过氧化移除保护层之后对集电极层执行牺牲氧化，这可以简化步骤。
[0024]进一步优选地，保护层是碳层。由此，可以容易氧化用于保护层的材料。[0025]优选地，在根据上述另一方面的制造方法中，暴露漂移层的底表面侧的步骤包括移除漂移层的底表面侧的一部分的步骤。由此，即使步骤存在变化，漂移层的底表面侧也可
以更可靠地暴露。
[0026]优选地，在根据上述另一方面的制造方法中，执行暴露漂移层的底表面侧的步骤，使得漂移层保留有不小于75 的厚度。由此，可以充分确保碳化硅半导体器件的击穿电压，并且漂移层可以具有足以被单独处理的厚度。
[0027]发明的有益效果
[0028]如上所述，根据本发明，可以使用具有n型的碳化硅衬底获得n沟道型IGBT。
【专利附图】
【附图说明】
[0029]图1是示意性示出根据本发明的实施例1的碳化硅半导体器件的构造的截面图。
[0030]图2是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的流程图。
[0031]图3是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第一步骤的截面图。
[0032]图4是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第二步骤的截面图。
[0033]图5是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第三步骤的截面图。
[0034]图6是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第四步骤的截面图。
[0035]图7是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第五步骤的截面图。
[0036]图8是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第六步骤的截面图。
[0037]图9是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第七步骤的截面图。
[0038]图10是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第八步骤的截面图。
[0039]图11是示意性示出根据本发明实施例1的制造碳化硅半导体器件的方法的第九步骤的截面图。
[0040]图12是示意性示出根据本发明实施例2的制造碳化硅半导体器件的方法的流程图。
[0041]图13是示意性示出根据本发明实施例2的制造碳化硅半导体器件的方法的第一步骤的截面图。
[0042]图14是示意性示出根据本发明实施例2的制造碳化硅半导体器件的方法的第二步骤的截面图。
[0043]图15是示意性示出根据本发明实施例2的制造碳化硅半导体器件的方法的第三步骤的截面图。[0044]图16是示意性示出根据本发明实施例2的制造碳化硅半导体器件的方法的第四步骤的截面图。
[0045]图17是示意性示出根据本发明实施例3的碳化硅半导体器件的构造的截面图。
[0046]图18是示意性示出根据本发明实施例3的制造碳化硅半导体器件的方法的第一步骤的截面图。
[0047]图19是示意性示出根据本发明实施例3的制造碳化硅半导体器件的方法的第二步骤的截面图。
[0048]图20是示意性示出根据本发明实施例3的制造碳化硅半导体器件的方法的第三步骤的截面图。
[0049]图21是示意性示出根据本发明实施例3的制造碳化硅半导体器件的方法的第四步的截面图。
[0050]图22是示意性示出根据本发明实施例4的碳化硅半导体器件的构造的截面图。
[0051]图23是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第一步骤的局部截面图。
[0052]图24是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第二步骤的局部截面图。
[0053]图25是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第三步骤的局部截面图。
[0054]图26是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第四步骤的局部截面图。
[0055]图27是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第五步骤的局部截面图。
[0056]图28是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第六步骤的局部截面图。
[0057]图29是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第七步骤的局部截面图。
[0058]图30是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第八步骤的局部截面图。
[0059]图31是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第九步骤的局部截面图。
[0060]图32是示意性示出根据本发明实施例4的制造碳化硅半导体器件的方法的第十步骤的局部截面图。
[0061]图33是示意性示出根据本发明实施例5的制造碳化硅半导体器件的方法的一个步骤的局部截面图。
[0062]图34是示意性示出根据本发明实施例6的碳化硅半导体器件的构造的截面图。【具体实施方式】
[0063]下文参考【专利附图】
【附图说明】本发明的实施例。应注意在下文提及的附图中，相同或相应的部分由相同附图标记指定并且不再赘述。而且，在本说明书中，单独的晶向由[]代表，组晶向由〈>代表，单独的面由()代表，并且组面由{}代表。而且，负指数应当是由置于数字上的“一”(横杠)来晶体学地指示，但在本说明书中其可以由置于数字之前的负号来指示。
[0064](实施例1)
[0065]如图1中所示，本实施例中的碳化硅半导体器件IOOe是具有平面栅极结构的η沟道型IGBT。碳化硅半导体器件IOOe具有集电极层101e、漂移层102、体区103、发射极区104、p+区105、栅极绝缘膜108、栅电极109、层间绝缘膜110、发射极接触电极112、发射极布线113以及集电极电极114。
[0066]集电极层101e、漂移层102、体区103、发射极区104、p+区105中的每一个都由碳化硅(SiC)制成，并且其晶体结构优选具有4H多晶型。集电极层101e、体区103以及p+区105中的每一个都具有P型，并且漂移层102以及发射极区104中的每一个都具有η型。发射极区104具有高于漂移层102的杂质浓度。P+区105具有高于体区103的杂质浓度。用于赋予P型的受主型杂质例如是铝(Al)或硼(B)。用于赋予η型的施主型杂质例如是氮(N)或磷(P)。受主型杂质已经在集电极层IOle的外延生长过程中引入集电极层IOle中，并且受主型杂质优选具有不小于I X IO17Cm3且不大于I X IO21Cm3,并且更优选不小于I X IO19Cm3且不大于IXlO2tlCm3的浓度。
[0067]集电极层IOle具有底表面侧IOlB以及与底表面侧IOlB相反的顶表面侧101Τ。集电极层IOle优选具有不小于5 μ m的厚度。漂移层102设置在集电极层IOle的顶表面侧IOlT上。漂移层102优选具有不小于75 μ m的厚度。体区103设置在漂移层102上。发射极区104设置在体区103上，通过体区103与漂移层102分离。p+区105设置在体区103上，以与发射极区104接触。
[0068]栅极绝缘膜108设置在体区103上，以连接漂移层102和发射极区104。体区103的面对栅极绝缘膜108 (附图中的顶表面)的表面优选具有{0-33-8}，并且更优选具有(0-33-8)的面取向。栅极绝缘膜108优选是氧化物膜，并且例如是氧化硅膜。栅电极109设置在栅极绝缘膜108上。栅电极109由导体制成，并且例如由掺杂有杂质的多晶硅或Al制成。
[0069]发射极接触电极112设置在发射极区104和p+区105中的每一个上。发射极接触电极112是与发射极区104和P+区105中的每一个形成欧姆接触的电极，其优选由硅化物制成，并且例如由硅化镍制成。发射极布线113设置在发射极接触电极112和层间绝缘膜110中的每一个上。层间绝缘膜110提供用于在栅电极109和发射极布线113之间的电绝缘。层间绝缘膜110例如是氧化硅膜。
[0070]集电极电极114设置在集电极层IOle的底表面侧IOlB上。集电极电极114是与集电极层IOle形成欧姆接触的电极，并且优选地由硅化物制成，并且例如由硅化镍制成。
[0071]以下将说明作为IGBT的碳化硅半导体器件IOOe的操作。当超过阈值的正电压施加至栅电极109时，反型层形成在体区103的面对栅电极109并且以绝缘膜108插入其间的区域(沟道区)中。由此，发射极区104和漂移层102彼此电连接。因此，电子被从发射极区104供应至漂移层102。因此，正空穴被从集电极层IOle供应至漂移层102。因此，在漂移层102中发生导电性调制，并且由此显著降低漂移层102的电阻率。因此，显著降低在发射极接触电极112和集电极电极114之间的电阻。即，IGBT进入导通状态。另一方面，当施加至栅电极109的正电压等于或小于阈值时，反型层不形成在沟道区中，并且因此IGBT进入截止状态。
[0072]如图2中所示，制造碳化硅半导体器件IOOe的方法通常通过步骤SlOl至S106(图2)执行。以下将说明制造方法的细节。
[0073]如图3中所示，制备具有η型的碳化硅衬底90。碳化硅衬底90的主面(附图中的顶表面)优选具有{0-33-8}，并且更优选具有(0-33-8)的面取向。随后，在主面上，通过外延生长形成具有P型的集电极层IOle(图2:步骤S101)。执行外延生长使得集电极层IOle中的受主型杂质优选具有不小于I X IO17Cm3且不大于I X IO21Cm3，并且更优选具有不小于I X IO19Cm3且不大于I X IO20Cm3的浓度。这种外延生长例如通过CVD (化学气相沉积)方法执行。集电极层IOle的形成优选通过将碳化硅沉积至不小于10 μ m的厚度来执行。
[0074]如图4中所示，在集电极层IOle的顶表面侧IOlT上，通过外延生长形成具有η型的漂移层102 (图2:步骤S102)。
[0075]如图5中所示，形成设置在漂移层102上并具有P型的体区103，以及设置在体区
103上以通过体区103与漂移层102分离并具有η型的发射极区104(图2:步骤S103)。此夕卜，P+区105形成在体区103上。体区103、发射极区104以及ρ+区105中的每一个都通过离子注入形成。
[0076]如图6中所示，保护层91形成在由漂移层102、体区103、发射极区104以及ρ+区105构成的表面(附图中的顶表面)上。保护层91优选由容易被氧化的材料制成，并且例如是碳层。随后，执行用于活化通过离子注入而注入的杂质的活化退火。例如，在诸如氩气的惰性气体的气氛下执行1700°C的加热30分钟。随后，移除保护层91。保护层91的移除例如可以通过保护层91的氧化来执行。
[0077]如图7和8中所示，通过移除碳化硅衬底90来暴露集电极层IOle的底表面侧IOlB(图2:步骤S104)。具体而言，通过在由附图中的箭头GR表示的方向上执行研磨直至由虚线表示的位置来移除碳化硅衬底90。这时，可以移除集电极层IOle的底表面侧IOlB的一部分。优选地，执行这种移除使得集电极层IOle保留有不小于5μπι的厚度。
[0078]如图9中所示，形成栅极绝缘膜108(图2:步骤S105)。栅极绝缘膜108形成在体区103上以连接漂移层102和发射极区104。例如通过热氧化来执行栅极绝缘膜108的形成。例如借助在氧气气氛下在1300°C下加热60分钟来执行热氧化。
[0079]应注意，在活化退火之后，可以执行采用一氧化氮(NO)作为气氛气体的NO退火。温度曲线具有诸如不小于1100°c且不大于1300°c的温度以及约一小时的保持时间的条件。由此，氮原子引入栅极绝缘膜108和体区103之间的界面区。因此，抑制界面区中的界面态的形成，并且可以提高IGBT的沟道迁移率。应注意，如果能够进行氮原子的这种引入，则NO气体之外的气体可以用作气氛气体。在NO退火之后，可以进一步执行采用氩气(Ar)作为气氛气体的Ar退火。优选地，用于Ar退火的加热温度高于用于NO退火的加热温度，并且低于栅极绝缘膜108的熔点。例如保持这种加热温度约一个小时。由此，进一步抑制栅极绝缘膜108和体区103之间的界面区中界面态的形成。应当注意诸如氮气的另一惰性气体可以用作气氛气体来替代Ar气。
[0080]如图10中所示，栅电极109形成在栅极绝缘膜108上(图2:步骤S106)。例如通过借助CVD方法形成多晶硅膜并通过RIE (反应离子蚀刻)图案化多晶硅来执行这种形成。
[0081]如图11中所示，形成层间绝缘膜110。具体而言，例如通过CVD方法形成层间绝缘膜110，并且此后通过RIE移除层间绝缘膜110和栅极绝缘膜108的与将要形成发射极接触电极112的区域对应的部分。随后，发射极接触电极112形成在已经移除层间绝缘膜110和栅极绝缘膜108的该部分的区域上。此外，集电极电极114形成在集电极层IOle上。具体而言，可以通过沉积诸如镍膜的金属膜并对其硅化来执行用于形成发射极接触电极112和集电极电极114的方法。
[0082]如图1中所示，通过形成发射极布线113(图1)，获得碳化硅半导体器件100e。应注意，可以形成钝化膜(未示出)。
[0083]根据本实施例，可以采用具有η型的碳化硅衬底90 (图3)制成如图1中所示替代P沟道型IGBT的η沟道型IGBT。
[0084]此外，在形成栅电极109的步骤(图10)之前执行暴露集电极层IOle的底表面侧IOlB的步骤(图7)。这可以避免栅电极109或设置在其上的发射极布线113 (图1)被暴露步骤损坏。
[0085]此外，在形成栅极绝缘膜108的步骤(图9)之前执行暴露集电极层IOle的底表面侧IOlB的步骤(图7)。这可以避免栅极绝缘膜108被暴露步骤损坏。
[0086]此外，当暴露集电极层IOle的底表面侧IOlB时，可以如图7中的虚线所示来移除集电极层IOle的底表面侧IOlB的一部分。由此，即使步骤变化，也能更可靠地暴露集电极层IOle的底表面侧IOlB0
[0087]此外，形成集电极层IOle (图3)的步骤优选通过将碳化硅沉积至不小于10 μ m的厚度来执行。由此，在考虑集电极层IOle的厚度由于移除集电极层IOle的一部分的步骤(图7)而减小的情况下形成集电极层101e。
[0088]此外，暴露集电极层IOle的底表面侧IOlB的步骤(图7)优选执行为使得集电极层IOle保留有不小于5 μ m的厚度。由此，可以抑制集电极层IOle的厚度变化，并且可以抑制碳化硅半导体器件IOOe (图1)的操作期间发生穿通。
[0089]此外，形成集电极层IOle (图3)的步骤优选通过沉积包含不小于I X IO17Cm3且不大于I X IO21Cm3,并且更优选不小于I X IO19Cm3且不大于I X IO20Cm3的浓度的受主型杂质的碳化硅来执行。由此，可以减小集电极层IOle和集电极电极114 (图1)之间的欧姆电阻。
[0090](实施例2)
[0091]本实施例中的碳化硅半导体器件基本上等同于实施例1中的碳化硅半导体器件IOOe0其制造方法基本上通过步骤S201至S206 (图12)执行。以下将说明制造方法的细节。
[0092]如图13中所示，制备具有η型的碳化硅衬底90。碳化硅衬底90的主面(附图中的顶表面)优选具有{0-33-8}，并且更优选具有(0-33-8)的面取向。随后，在主面上，通过外延生长形成具有η型的漂移层102 (图12:步骤S201)。漂移层102具有面对碳化硅衬底90的底表面侧102Β以及与底表面侧相反的顶表面侧102Τ。例如可以通过使用包含作为施主型杂质的原子的工艺气体的CVD方法执行外延生长。
[0093]如图13和14中所示，通过移除碳化硅衬底90来暴露漂移层102的底表面侧102Β(图12:步骤S202)。具体而言，通过在附图中由箭头GR指示方向上执行研磨直至由虚线表示的位置来移除碳化硅衬底90。这时，可以移除漂移层102的底表面侧102Β的一部分。优选地，执行这种移除使得漂移层102保留有不小于75 μ m的厚度。[0094]如图15中所示，在漂移层102的底表面侧102B上，形成具有P型的集电极层IOle(图12:步骤S203)。在本实施例中，通过在漂移层102的底表面侧上的外延生长执行该形成。例如可以通过采用包含作为受主型杂质的原子的工艺气体的CVD方法执行外延生长。
[0095]如图15和16中所示，形成设置在漂移层102的顶表面侧102T上并具有P型的体区103以及设置在体区103上以通过体区103与漂移层102分离并具有η型的发射极区
104(图12:步骤S204)。此外，P+区105形成在体区103上。体区103、发射极区104以及P+区105中的每一个都可以通过离子注入形成。
[0096]随后，执行与图9至11(实施例1)中相同的步骤。具体而言，形成栅极绝缘膜108(图12:步骤S205)、随后形成栅电极109 (图12:步骤S206)并且形成层间绝缘膜110和集电极电极114。随后，通过形成发射极布线113 (图1)，获得基本上等同于碳化硅半导体器件IOOe (图1)的结构。
[0097]根据本实施例，可以如实施例1 (图1)中那样，采用具有η型的碳化硅衬底90 (图13)制造替代P沟道型IGBT的η沟道型IGBT。
[0098]此外，通过在漂移层102的底表面侧102Β上的外延生长执行形成集电极层IOle的步骤。由此，可以提供通过外延生长形成的集电极层101e。
[0099]此外，当暴露漂移层102的底表面侧102B时，可以如图13中虚线所示来移除漂移层102的底表面侧102B的一部分。由此，即使步骤变化，也能更可靠地暴露漂移层102的底表面侧102B。
[0100]此外，暴露漂移层102的底表面侧102B的步骤(图13)优选执行为使得漂移层102保留有不小于75 μ m的厚度。由此，可以充分确保碳化硅半导体器件的击穿电压，并且如图14中所示，漂移层102可以具有足以被单独处理的厚度。
[0101]此外，因为通过外延生长形成漂移层102，因此可以减少漂移层102中的缺陷。由此，可以增大碳化硅半导体器件的击穿电压。
[0102](实施例3)
[0103]如图17中所示，本实施例中的碳化硅半导体器件IOOi具有通过离子注入引入受主型杂质的集电极层101i，而不是通过外延生长引入受主型杂质的集电极层101e。因为碳化硅半导体器件IOOi的构造除上述之外基本上等同于实施例2，因此相同或相应的元件由相同的附图标记指定并不再赘述。
[0104]虽然制造碳化硅半导体器件IOOi的方法等同于实施例2在于其通过步骤S201至S206执行(图12)，但是细节上与实施例2不同。以下将说明制造碳化硅半导体器件IOOi的方法。
[0105]首先，借助与图14 (实施例2)中的步骤相同的步骤，形成具有暴露的底表面侧102B的漂移层102 (图12:步骤S201)。
[0106]如图18中所示，通过在漂移层102的底表面侧102B上注入(由附图中的箭头IJ表示)受主型杂质来形成集电极层lOli。
[0107]如图19中所示，形成设置在漂移层102的顶表面侧102T上并具有P型的体区103以及设置在体区103上以通过体区103与漂移层102分离并具有η型的发射极区104 (图12:步骤S204)。此外，P+区105形成在体区103上。体区103、发射极区104以及ρ+区105中的每一个都通过离子注入形成。[0108]如图20中所示，保护层91形成在集电极层IOli上。此外，另一保护层91形成在漂移层102的其中形成了体区103、发射极区104以及P+区105的顶表面侧上。各个保护层91都由可以被氧化的材料制成，并且优选是碳层。随后，执行用于活化集电极层lOl1、体区103、发射极区104以及P+区105中的杂质的活化退火。
[0109]如图21中所示，在活化退火之后，通过氧化移除保护层91。此外，在集电极层IOli的底表面侧上执行牺牲氧化。通过氧化移除保护层91以及集电极层IOli的底表面侧的牺牲氧化可以顺序执行，因为它们都是氧化步骤。通过蚀刻移除集电极层IOli的氧化部分。
[0110]此外，通过执行包括如实施例2中的步骤S205和S206 (图12)的步骤，获得碳化硅半导体器件IOOi (图17)。
[0111]根据本实施例,如图18中所示，通过将注入杂质到漂移层102的底表面侧102B上来执行形成集电极层IOii的步骤。由此，通过注入杂质形成的集电极层IOli可以被设置在碳化娃半导体器件IOOi中。
[0112]此外，在形成集电极层IOli的步骤之后执行用于活化集电极层IOli中的杂质的活化退火。此外，在执行活化退火的步骤之后在集电极层IOli上执行牺牲氧化。由此，可以通过牺牲氧化移除由活化退火造成的对集电极层IOli的损坏。
[0113]此外，在执行活化退火的步骤之前在集电极层IOli上形成保护层91。而且，在执行活化退火步骤之后通过氧化移除保护层。由此，可以抑制由活化退火造成的对集电极层IOli的损坏。而且，当执行对集电极层IOli的牺牲氧化时，可以在通过氧化移除保护层91之后在集电极层IOii上执行牺牲氧化，这样可以简化步骤。
[0114](实施例4)
[0115]如图22中所示，本实施例中的碳化硅半导体器件200e是具有沟槽栅极结构的η沟道型IGBT。碳化硅半导体器件200e具有与实施例1相同的集电极层lOle、漂移层102以及集电极电极114。此外，碳化硅半导体器件200e具有体区203、发射极区204、p+区205、栅极绝缘膜208、栅电极209、层间绝缘膜210、发射极接触电极212以及发射极布线213。
[0116]栅极绝缘膜208设置在沟槽206的内壁上以连接漂移层102和发射极区204。体区203的面对栅极绝缘膜208的表面优选具有{0-33-8}，并且更优选具有(0-33-8)的面取向。
[0117]虽然制造碳化硅半导体器件200e的方法等同于实施例1在于其通过步骤SlOl至S106 (图2)执行，但是细节上其与实施例1不同。以下将说明制造碳化硅半导体器件200e的方法。
[0118]首先，如步骤SlOl和S102(图2)，执行相同的步骤直至图4中的步骤(实施例1)。
[0119]如图23中所示，形成设置在漂移层102上并具有P型的体区203以及设置在体区203上以通过体区203与漂移层102分离并具有η型的发射极区204(图2:步骤S103)。体区203和发射极区204例如可以通过离子注入形成。
[0120]如图23和24中所示，通过移除碳化硅衬底90暴露集电极层IOle的底表面侧IOlB(图2:步骤S104)。具体而言，通过在附图中由箭头GR所示的方向上执行研磨直至由虚线表示的位置来移除碳化硅衬底90。这时，可以移除集电极层IOle的底表面侧IOlB的一部分。优选地，执行这种移除使得集电极层IOle保留有不小于5μπι的厚度。
[0121]如图25中所示，掩膜层217形成在发射极区204上。对于掩膜层217来说，例如可以使用诸如氧化硅膜的绝缘膜。如图26中所示，开口形成在掩膜层217中。可以采用光刻执行开口的形成。如图27中所示，通过使用掩膜层217的蚀刻形成垂直沟槽216。
[0122]如图28中所示，形成具有侧壁220的沟槽206。可以通过用于展现漂移层102、体区203以及发射极区204中的每一个的预定晶面的热蚀刻执行这种形成。具体而言，执行使用氧气和氯气的混合气体作为反应气体的热处理。在各个侧壁220处展现的晶面例如是{0-33-8}。随后，通过诸如蚀刻的任意方法移除掩膜层217。
[0123]随后，使用光刻方法形成具有预定图案的抗蚀剂膜(未示出)，以便从沟槽206的内部延伸至发射极区204的顶表面上。对于抗蚀剂膜来说，可以使用具有与沟槽206的底部以及发射极区204的顶表面的一部分一致的开口图案的抗蚀剂膜。
[0124]如图29中所示，通过使用抗蚀剂膜作为掩膜注入受主型杂质的离子，在沟槽206的底部形成电场缓和区207，并且在发射极区204的一部分处形成P+区205。此后，移除抗蚀剂膜。随后执行活化退火以活化通过离子注入而注入的杂质。
[0125]如图30中所示，栅极绝缘膜208形成为从沟槽206的内部延伸至发射极区204和P+区205的顶表面上(图2:步骤S105)。如图31中所示，栅电极209形成在栅极绝缘膜208上以便填充沟槽206的内部(图2:步骤S106)。
[0126]如图32中所示，层间绝缘膜210形成为覆盖栅电极209的顶表面以及暴露在P+区205上的栅极绝缘膜208的顶表面。在层间绝缘膜210和栅极绝缘膜208中形成开口。开口具有暴露发射极区204的一部分和P+区205的底部。随后，由导体膜形成的发射极接触电极212填充开口内部。发射极接触电极212是与P+区205和发射极区204形成欧姆接触的欧姆电极。此外，集电极电极114形成在集电极层IOle的底表面侧上。
[0127]随后，形成与发射极接触电极212的顶表面接触并在层间绝缘膜210的顶表面上延伸的发射极布线213 (图22)。由此，形成碳化硅半导体器件200e。
[0128]同样根据本实施例，也能获得基本上等同于实施例1的效果。
[0129](实施例5)
[0130]本实施例中的碳化硅半导体器件基本上等同于实施例4中的碳化硅半导体器件200e (图22)。其制造方法通常通过步骤S201至S206执行(图12)。具体而言，首先，如步骤S201至S203 (图12)，执行等同于上述的步骤直至图15中的步骤(实施例2)。随后，如图33中所示，在漂移层102的顶表面侧102T上，形成如实施例4中所述的体区203和发射极区204 (图12:步骤S204)。随后，如包括步骤S205和S206的步骤(图12)，从图25中的步骤(实施例4)执行等同于上述的步骤。由此，获得基本上等同于碳化硅半导体器件200e的结构。
[0131]同样根据本实施例，也能获得基本上等同于实施例2中的效果。
[0132](实施例6)
[0133]如图34中所示，本实施例中的碳化硅半导体器件200i具有通过离子注入而引入受主型杂质的集电极层101i，而不是具有通过外延生长而引入受主型杂质的集电极层IOle0因为碳化硅半导体器件200i的构造除上述外基本上等同于实施例5中的碳化硅半导体器件200e (图22)，因此相同或相应的元件由相同的附图标记指定并且不再赘述。
[0134]制造碳化硅半导体器件200i的方法通常通过步骤S201至S206 (图12)执行。具体而言，首先，执行等同于上述的步骤直至实施例3中的图18中的步骤(图12:步骤S201和S203)。此后，执行从实施例5中的图33中的步骤起的步骤，并且由此获得碳化硅半导体器件 200? (图 34)。
[0135]同样根据本实施例，也能获得基本上等同于实施例3中的效果。
[0136]本文公开的实施例在任何方面都是说明性而非限制性的。本发明的范围通过权利要求项，而不是上述说明书限定，并且旨在涵盖处于等同于权利要求项的范围和含义内的任何变型。
[0137]附图标记列表 [0138]90:碳化硅衬底，91:保护层，100e，100i，200e，2001:碳化硅半导体器件，101e，IOl1:集电极层，102:漂移层，103，203:体区，104，204:发射极区，105，205:p+ 区，108，208:栅极绝缘膜，109，209:栅电极，110，210:层间绝缘膜，112，212:发射极接触电极，113，213:发射极布线，114:集电极电极，206:沟槽，207:电场缓和区，216:垂直沟道，217:掩膜层，220:侧壁。
【权利要求】
1.一种制造碳化硅半导体器件(100e，200e)的方法，包括以下步骤: 在具有n型的碳化硅衬底(90 )上形成集电极层(101e )，所述集电极层具有面对所述碳化硅衬底的底表面侧(101B)和与所述底表面侧相反的顶表面侧(101T)，并且具有p型； 在所述集电极层的所述顶表面侧上形成具有n型的漂移层(102); 形成体区(103，203)和发射极区(104，204)，所述体区设置在所述漂移层上并且具有p型，所述发射极区设置在所述体区上以通过所述体区来与所述漂移层分离并且具有n型；在所述体区上形成栅极绝缘膜(108，208)以连接所述漂移层和所述发射极区； 在所述栅极绝缘膜上形成栅电极(109，209);以及 通过移除所述碳化硅衬底来暴露所述集电极层的所述底表面侧。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，在形成所述栅电极的步骤之前执行暴露所述集电极层的所述底表面侧的步骤。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，在形成所述栅极绝缘膜的步骤之前执行暴露所述集电极层的所述底表面侧的步骤。
4.根据权利要求1至3中的任何一项所述的制造碳化硅半导体器件的方法，其中，暴露所述集电极层的所述底表面侧的步骤包括移除所述集电极层的所述底表面侧的一部分的步骤。
5.根据权利要求1至4中的任何一项所述的制造碳化硅半导体器件的方法，其中，通过将碳化硅沉积至不小于10 y m的厚度来执行形成所述集电极层的步骤。
6.根据权利要求1至5中的任何一项所述的制造碳化硅半导体器件的方法，其中，执行暴露所述集电极层的所述底表面侧的`步骤，使得所述集电极层保留有不小于5 u m的厚度。
7.根据权利要求1至6中的任何一项所述的制造碳化硅半导体器件的方法，其中，通过沉积包含不小于I X IO17Cm3且不大于I X IO21Cm3的浓度的受主型杂质的碳化硅来执行形成所述集电极层的步骤。
8.一种制造碳化硅半导体器件(1006，1001，2006，2001)的方法，包括以下步骤: 在具有n型的碳化硅衬底(90)上形成漂移层(102)，所述漂移层具有面对所述碳化硅衬底的底表面侧(102B)和与所述底表面侧相反的顶表面侧(102T)，并且具有p型； 通过移除所述碳化硅衬底来暴露所述漂移层的所述底表面侧； 在所述漂移层的所述底表面侧上形成具有P型的集电极层(101e，IOli); 在形成所述集电极层的步骤之后，形成体区(103，203)和发射极区(104，204)，所述体区设置在所述漂移层的所述顶表面侧上，并且具有P型，所述发射极区设置在所述体区上以通过所述体区来与所述漂移层分离，并且具有n型； 在所述体区上形成栅极绝缘膜(108，208)以连接所述漂移层和所述发射极区；以及 在所述栅极绝缘膜上形成栅电极(109，209 )。
9.根据权利要求8所述的制造碳化硅半导体器件(100e,200e)的方法，其中，通过在所述漂移层的所述底表面侧上的外延生长来执行形成所述集电极层的步骤。
10.根据权利要求8所述的制造碳化硅半导体器件(100i，200i)的方法，其中，通过将杂质注入到所述漂移层的所述底表面侧上来执行形成所述集电极层的步骤。
11.根据权利要求10所述的制造碳化硅半导体器件的方法，进一步包括以下步骤: 在形成所述集电极层的步骤之后执行用于活化所述集电极层中的所述杂质的活化退火；以及 在执行所述活化退火的步骤之后对所述集电极层执行牺牲氧化。
12.根据权利要求11所述的制造碳化硅半导体器件的方法，进一步包括以下步骤: 在执行所述活化退火的步骤之前在所述集电极层上形成保护层(91);以及 在执行所述活化退火的步骤之后通过氧化来移除所述保护层。
13.根据权利要求12所述的制造碳化硅半导体器件的方法，其中，所述保护层是碳层。
14.根据权利要求8至13中的任何一项所述的制造碳化硅半导体器件的方法，其中，暴露所述漂移层的所述底表面侧的步骤包括移除所述漂移层的所述底表面侧的一部分的步骤。
15.根据权利要求8至14中的任何一项所述的制造碳化硅半导体器件的方法，其中，执行暴露所述漂移层的所述底表面侧的步骤，使得所述漂移层保留有不小于75 y m的厚度。
【文档编号】H01L29/78GK103782389SQ201280042349
【公开日】2014年5月7日 申请日期:2012年8月15日 优先权日:2011年9月28日
【发明者】日吉透, 增田健良, 和田圭司 申请人:住友电气工业株式会社