包括具有镇流电阻器的mosfet的集成电路及相应制造方法

包括具有镇流电阻器的mosfet的集成电路及相应制造方法
【专利摘要】一种集成电路(IC)，包括具有第一掺杂水平的阱区域(156)和在阱区域中注入的多个半导体区域(154)。多个半导体区域中的每个半导体区域具有大于第一掺杂水平的第二掺杂水平。在多个半导体区域上布置的多个多晶硅区域(202-1，202-2；204-1，204-2；302-1，302-2；304-1，304-2)形成多个镇流电阻器。多晶硅区域分别连接到半导体区域，在所述多晶硅区域下方退化半导体区域，以便产生附加的电阻率。多个半导体区域构成金属氧化物半导体场效应晶体管(MOSFET)的漏极区域。
【专利说明】包括具有镇流电阻器的MOSFET的集成电路及相应制造方法
[0001]相关串请的交叉引用
[0002]本申请要求于2012年5月9日提交的第13 / 467，666号美国专利申请以及于2011年6月27日提交的第61 / 501，507号美国临时专利申请的优先权。上述申请的公开内容通过整体弓I用并入本文。
【技术领域】
[0003]本公开总体涉及集成电路，并且更具体地涉及用于在超高压(SHV)金属氧化物半导体场效应晶体管(MOSFET)的漏极处实现电阻器以保护免受静电放电(ESD)的方法。
【背景技术】
[0004]本文提供的【背景技术】描述的目的在于从总体上呈现本公开的背景。当前署名的发明人的工作(到该【背景技术】部分中所描述的工作的程度)以及在提交时可能无法另外认定为现有技术的描述的各方面，既非明确地也非隐含地承认是本公开的现有技术。
[0005]器件(诸如金属氧化物半导体场效应晶体管(MOSFET))可能由于静电放电(ESD)而损坏。为了保护在集成电路(IC)中的MOSFET免受ESD，可以向IC外部地或内部地使用附加电路装置。
[0006]在IC中超高压(SHV)MOSFET占用比低功率MOSFET大得多的裸片面积。因此，在IC中添加电路装置以保护SHV MOSFET免受SED消耗IC中的附加的裸片面积，而这是不希望出现的。也就是说，在IC中没有附加ESD保护电路装置的情况下，IC中的SHV MOSFET需要保护自身免受ESD。

【发明内容】

[0007]集成电路(IC)包括IC的具有第一掺杂水平的阱区域以及在阱区域中注入的多个半导体区域。多个半导体区域中的每个半导体区域具有第二掺杂水平。第二掺杂水平大于第一掺杂水平。在多个半导体区域上布置多个多晶硅区域。多晶硅区域分别连接到半导体区域。多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。
[0008]在其它特征中，阱区域和多个半导体区域具有第一掺杂类型，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。
[0009]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。
[0010]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。
[0011]在其它特征中，多个多晶硅区域具有至少一欧姆的电阻。
[0012]在其它特征中，多个多晶硅区域保护MOSFET免受静电放电。
[0013]在另外其它特征中，集成电路(IC)包括IC的具有第一掺杂类型和第一掺杂水平的阱区域，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。在阱区域中注入多个半导体区域，其中多个半导体区域中的每个半导体区域具有第一掺杂类型和第二掺杂水平，并且其中第二掺杂水平大于第一掺杂水平。多个多晶硅区域分别连接到多个半导体区域。多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。
[0014]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。
[0015]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。
[0016]在其它特征中，多个多晶硅区域具有至少一欧姆的电阻。
[0017]在其它特征中，多个多晶硅区域保护MOSFET免受静电放电。
[0018]在另外其它特征中，金属氧化物半导体场效应晶体管(MOSFET)集成电路(IC)包括MOSFET IC的多个漏极区域，其中多个漏极区域包括具有第一掺杂水平的多个半导体区域，其中多个半导体区域被注入在具有第二掺杂水平的阱区域中，并且其中第一掺杂水平大于第二掺杂水平。多个电阻器分别连接到多个漏极区域，其中多个电阻器包括分别布置在MOSFET IC中的多个半导体区域上的多个多晶硅区域。
[0019]在其它特征中，MOSFET IC还包括阱区域，其中多个半导体区域和阱区域具有第一掺杂类型，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。
[0020]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。
[0021]在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。
[0022]在其它特征中，多个电阻器具有至少一欧姆的电阻。
[0023]在其它特征中，多个电阻器保护MOSFET IC免受静电放电。
[0024]在另外其它特征中，方法包括在集成电路的阱区域中注入具有第一掺杂水平的多个半导体区域，其中阱区域具有第二掺杂水平，并且其中第一掺杂水平大于第二掺杂水平。方法还包括在集成电路中的多个半导体区域上布置多个多晶硅区域，并且将多个多晶硅区域分别连接到多个半导体区域。
[0025]在其它特征中，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，并且其中长度大于宽度。方法还包括沿轴线布置多个半导体区域，并且平行于轴线布置多个多晶硅区域的长度。
[0026]在其它特征中，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，并且其中宽度大于长度。方法还包括沿轴线布置多个半导体区域，并且垂直于轴线布置多个多晶硅区域的宽度。
[0027]通过详细描述、权利要求和附图，本公开的其它应用领域将变得显而易见。详细说明和具体示例的目的仅在于说明，而并非限制本公开的范围。
【专利附图】

【附图说明】[0028]通过详细描述和附图，将更充分地理解本公开，其中:
[0029]图1是具有镇流电阻器的超高压(SHV)金属氧化物半导体场效应晶体管(MOSFET)的不意图；
[0030]图2是无镇流电阻器的SHV MOSFET的漏极区域的布局的截面图；
[0031]图3A是根据用于提供镇流电阻器的第一布置的具有布置在漏极区域中的多晶硅的SHV MOSFET的漏极区域的布局的截面图；
[0032]图3B描绘根据第一布置的布置在漏极区域中的多个多晶硅区域的细节；
[0033]图3C是根据用于提供镇流电阻器的第二布置的具有布置在漏极区域中的多晶硅的SHV MOSFET的漏极区域的布局的截面图；以及
[0034]图3D描绘根据第二布置的布置在漏极区域中的多个多晶硅区域的细节。
【具体实施方式】
[0035]超高压(SHV)金属氧化物半导体场效应晶体管(MOSFET)的保护自身免受静电放电(ESD)可能存在问题。例如，因为SHV MOSFET的尺寸相对低功率MOSFET为大，所以SHVMOSFET的结构可能由于过程变化而不一致。因此，SHV MOSFET的不同部分可以在不同的ESD电压下被击穿。一旦ESD电压达到最低击穿电压，具有最低击穿电压的部分就接通，承载所有的电流，并且烧毁，这就使得SHV MOSFET无用。在SHV MOSFET的不同部分之中在击穿电压中的变化或扩散可以与SHV MOSFET的尺寸成比例。
[0036]现在参考图1，SHV M0SFET100包括并联连接的多个构成MOSFET MU M2......和
Mn，其中n是大于I的整数。为了说明在击穿电压中的扩散并且将来自ESD的能量跨SHVM0SFET100均匀分配，如图所示向SHV M0SFET100添加多个镇流电阻器(Rballast)。具体地，
在SHV M0SFET100的漏极引脚(或漏极端子)和构成MOSFET M1、M2......和Mn中的每个
构成MOSFET的漏极之间添加镇流电阻器Rballast。
[0037]镇流电阻器防止具有最低击穿电压的MOSFET接通，如下所述。仅作为示例，假设SHV M0SFET100的平均击穿电压是600V。I %的变化从600V可以导致上至6V的差值。由
此，MOSFET Ml可能在602V击穿；M0SFET M2可能在600V击穿，......，并且MOSFETMn可
能在606V击穿。当ESD事件发生时，在SHV MOSFET100的漏极引脚处的ESD电压从OV增加。
[0038]当在SHV M0SFET100的漏极引脚处的ESD电压接近600V (例如为599V)时，MOSFET
M1、M2......和Mn中没有一个接通。然而，此时泄漏电流流经MOSFET M1、M2......和Mn。
这些泄漏电流生成跨连接到MOSFET M1、M2......和Mn的漏极的镇流电阻器的电压降。流
经MOSFET的泄漏电流并且因此跨连接到MOSFET的漏极的镇流电阻器的电压降，随着在SHVMOSFET100的漏极引脚处的电压接近MOSFET的击穿电压而增加。
[0039]例如，当在SHV MOSFET100的漏极引脚处的电压接近599V (接近MOSFET M2的击穿电压(600V))时，流经MOSFET M2的更高的泄漏电流生成跨连接到MOSFET M2的漏极的镇流电阻器的电压降。电压降可以使在SHV M0SFET100的漏极引脚处的电压增加到602V。
[0040]当在SHV MOSFET100的漏极引脚处的电压接近602V (接近MOSFET Ml的击穿电压(602V))时，更高的泄漏电流流经MOSFET Ml。由于MOSFET Ml开始传导更高的泄漏电流，MOSFET Ml提供了电流流经的额外的路径，MOSFET M2本应接通。换句话讲，当MOSFET M2由于在SHV MOSFETIOO的漏极引脚处的增加的电压而接近接通时，MOSFET Ml转移流经MOSFETM2的电流中的一些(即为该电流中的一些提供路径)。这就有效地防止(或延迟)MOSFETM2接通，尽管在SHV MOSFET100的漏极引脚处的电压超过MOSFET M2的击穿电压(600V)。[0041 ] 流经连接到MOSFET Ml的漏极的经镇流电阻器的泄漏电流生成跨连接到MOSFETMl的漏极的镇流电阻器的电压降。电压降可以使在SHV M0SFET100的漏极引脚处的电压增加到高于602V，这就使得更高的泄漏电流流经MOSFET中的另一 M0SFET，并且这就转移流经MOSFET Ml和M2的电流中的一些。这就避免(或延迟)MOSFET Ml接通，尽管在SHVMOSFET100的漏极引脚处的电压超过MOSFET Ml的击穿电压^02V)。此时，MOSFET M2可能接近接通。
[0042]这个过程持续，直到在SHV M0SFERT100的漏极引脚处的电压增加到接近606V，并且更高的泄漏电流流经MOSFET Mn，该MOSFET Mn转移流经MOSFET Ml、M2等等的电流中的一些。此时，MOSFET M2可能十分接近接通，MOSFET Ml可能接近接通等。
[0043]由于跨连接到MOSFET Ml、M2......和Mn的漏极的镇流电阻器的电压降，有效地
同步MOSFET Ml、M2......和Mn的接通时间。因此，当在SHV MOSFET100的漏极引脚处的
电压超过606V时，MOSFET Ml、M2......和Mn快速相继地接通，这可以认为是接近同时发
生的，并且流经SHV M0SFET100的漏极的电流通过所有MOSFET M1、M2......和Mn被分配。
这就防止只有MOSFET M1、M2......和Mn中具有最低击穿电压的MOSFET接通、承载所有电
流并且失灵。
[0044]现在参考图2，示出无镇流电阻器的SHV MOSFET150的漏极区域的布局的截面图。在SHV MOSFET150的漏极区域中，氧化物层被分为两个部分152-1和152-2(合为氧化物层152)，并且在高压N阱156中注入N+漏极区域154。N+漏极区域154的掺杂水平比高压N阱156的掺杂水平更高。在高压N阱156和P衬底160之间可选地布置掩埋N阱158。在P衬底160上布置高压N阱156和/或掩埋N阱158。注意，掺杂材料的极性可以反转(即，N 到 P，P 到 N，N+ 到 P+，等)。
[0045]在N+漏极区域154上方布置金属层162。高压N阱156可以耐受比氧化物层152的击穿电压更大的电压。因此，金属层162和SHVM0SFET150的漏极可以耐受比氧化物层152的击穿电压更大的电压。
[0046]向MOSFET的漏极添加镇流电阻器以分配电流是众所周知的。然而，在典型的SHV过程中，在漏极区域中只允许金属连接，例如在图3A中在152-1和152-2之间。这个限制是由于在M0SFET154的漏极处存在的高电压。典型的金属电阻器在毫欧姆范围内，并且实现具有更大的阻值和高电流能力的金属电阻是不实际的。为了得到有效的镇流保护，电阻器需要在几个欧姆的范围内。
[0047]本公开描述了使用多晶硅来实现在几个欧姆的区域中的电阻器的方法，这就可以提供适当的保护。
[0048]布置连接至SHV MOSFET150的漏极的镇流电阻器的一种方式是在氧化物层152之上延伸金属层162。例如，金属层162可以延伸至氧化物层152的部分152-2的右侧或者氧化物层152的部分152-1的左侧。此外，仅沿金属层162延伸氧化物层152的相应部分。高压N阱156不在氧化物层152的相应部分下方延伸。因此，在延伸的氧化物层152的部分152-1或152-2的下方没有高压N讲156。从而，由延伸的金属层162形成的电阻器和氧化物层152的在电阻器下方延伸的部分将两者都在氧化物层152的击穿电压被击穿。
[0049]因此，需要在N+漏极区域154上方布置电阻器，使得在电阻器下方出现高压N阱156，以防止电阻器在氧化物层152的击穿电压被击穿。本公开提出多个多晶硅区域在N+漏极区域154上方的不同布置。在这些布置中，多个多晶硅区域直接布置在N+漏极区域154的多个部分的顶部上以形成多个镇流电阻器。具体而言，多个多晶硅区域被布置于MOSFET150的N+漏极区域154之上并且在M0SFET150的两个氧化物层部分152-1和152-2之间，如下所说明的那样。
[0050]然而，在N+漏极区域154上方布置多晶硅区域使N+漏极区域154的传导率退化，这就增加N+漏极区域154的电阻。这个现象通常使得不希望在N+漏极区域154上方布置多晶硅区域。然而，在本申请中，希望出现这种现象，因为退化的N+漏极区域154的附加的电阻率增加由多晶硅区域和退化的N+漏极区域154提供的总电阻。可以通过估计由于多晶硅区域而引起的N+漏极区域154的退化，来估计由多晶硅区域和退化的N+漏极区域154提供的组合电阻的值。
[0051]现在参考图3A-3D，可以通过以不同的方式在漏极区域之上布置多晶硅而实现多个镇流电阻器。具体地，在N+漏极区域154的多个部分上方布置多个多晶硅层，N+漏极区域154被注入在高压N阱156中。
[0052]在图3A和3B中，示出根据第一布置的具有多个镇流电阻器的SHV M0SFET200的漏极区域的布局的截面图。省略对与在图2中示出的元件相似的元件的描述。为了图示简明，省略P衬底160。
[0053]在图3A中，在N+漏极区域154上方布置多个多晶硅区域，该多个多晶硅区域中只有包括元件202-1和元件202-2的第一多晶硅区域在截面图中可见。在图3B中，示出包括元件204-1和元件204-2的第二多晶硅区域。虽然只示出了两个多晶硅区域，但是可以预期附加的多晶硅区域。每个多晶硅布置在N+漏极区域154的对应部分上方。N+漏极区域154的部分沿轴线布置并且沿(即平行于)轴线延伸。
[0054]每个多晶硅区域沿(即平行于)轴线延伸。具体地，多晶硅区域的每个元件沿轴线延长并纵长地延伸。更具体地，多晶硅区域的元件(例如元件202-1)的长度L沿轴线延伸，并且比多晶硅区域的元件的宽度W更大。
[0055]高压N阱156、可选掩埋N阱158和P衬底160也沿着轴线布置并延伸，N+漏极区域154的部分沿着该轴线布置并延伸。由于多晶硅而造成的N+漏极区域154的退化也沿轴线延伸。
[0056]第一多晶硅区域提供第一镇流电阻器。第一镇流电阻器连接到N+漏极区域154的第一部分，该N+漏极区域154的第一部分形成SHV M0SFET200的第一 MOSFET的第一漏极区域。第二多晶硅区域提供第二镇流电阻器。第二镇流电阻器连接到N+漏极区域154的第二部分，该N+漏极区域154的第二部分形成SHV M0SFET200的第二 MOSFET的第二漏极区域，如此等等。
[0057]在图3C和图3D中，示出根据第二布置的具有多个镇流电阻器的SHV M0SFET300的漏极区域的布局的截面图。省略对与在图2中示出的元件相似的元件的描述。为了图示简明，省略P衬底160。
[0058]在图3C中，在N+漏极区域154上方布置多个多晶硅区域，该多个多晶硅区域中只有包括元件302-1和元件302-2的第一多晶硅区域在截面图中可见。在图3D中，示出包括元件304-1和元件304-2的第二多晶硅区域。虽然只示出了两个多晶硅区域，但是可以预期附加的多晶硅区域。每个多晶硅布置在N+漏极区域154的对应部分上方。N+漏极区域154的部分沿轴线布置并且沿轴线延伸。
[0059]每个多晶硅区域垂直于轴线延伸。具体地，每个多晶硅区域垂直于轴线延长。更具体地，多晶硅区域的组合宽度2W(即多晶硅区域的两个元件中的每个元件的宽度W的和)垂直于轴线延伸，并且比多晶硅区域的长度L更大。
[0060]高压N阱156、可选掩埋N阱158和P衬底160也沿着轴线布置并延伸，N+漏极区域154的部分沿着该轴线布置并延伸。由于多晶硅而造成的N+漏极区域154的退化也沿轴线延伸。
[0061]当根据第二布置布置多晶硅时的N+漏极区域154的退化比当根据第一布置布置多晶硅时的N+漏极区域154的退化更大。由于更大的退化，当根据第二布置布置多晶硅时N+漏极区域154提供比当根据第一布置布置多晶硅时更大的电阻。
[0062]第一多晶硅区域提供第一镇流电阻器。第一镇流电阻器连接到N+漏极区域154的第一部分，该N+漏极区域154的第一部分形成SHV M0SFET300的第一 MOSFET的第一漏极区域。第二多晶硅区域提供第二镇流电阻器。第二镇流电阻器连接到N+漏极区域154的第二部分，该N+漏极区域154的第二部分形成SHV M0SFET300的第二 MOSFET的第二漏极区域，如此等等。
[0063]上述描述本质上仅为说明性的，而绝不是限制本公开、其应用或用途。本公开的广泛的教导可以以各种形式实施。因此，虽然本公开包括具体的示例，但是本公开的真正范围不应被限制于此，这是因为根据对附图、说明书和权利要求的研究，其它改变将显而易见。为了清楚的目的，将在附图中使用相同的附图标记来标识相似的元件。如在本文中使用的，短语“A、B和C中的至少一个”应被解释为意味着使用非排它逻辑OR的逻辑的(A或B或C)。应理解，可以在不改变本公开的原理的情况下，以不同的顺序(或同时)，执行方法中的一个或多个步骤。
【权利要求】
1.一种集成电路(1C)，包括: 所述IC的阱区域，具有第一掺杂水平； 在所述阱区域中注入的多个半导体区域，其中所述多个半导体区域中的每个半导体区域具有第二掺杂水平，并且其中所述第二掺杂水平大于所述第一掺杂水平；以及 布置在所述多个半导体区域上的多个多晶硅区域，其中所述多晶硅区域分别连接到所述半导体区域， 其中所述多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。
2.根据权利要求1所述的1C，其中所述阱区域和所述多个半导体区域具有第一掺杂类型，其中所述阱区域布置在具有第二掺杂类型的衬底上，并且其中所述第二掺杂类型与所述第一掺杂类型相反。
3.根据权利要求1所述的1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述长度大于所述宽度，并且其中所述长度沿所述轴线延伸。
4.根据权利要求1所述的1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述宽度大于所述长度，并且其中所述宽度垂直于所述轴线。
5.根据权利要求1所述的1C，其中所述多个多晶硅区域具有至少一欧姆的电阻。
6.根据权利要求1所述的1C，其中所述多个多晶硅区域保护所述MOSFET免受静电放电。`
7.一种集成电路(1C)，包括: 所述IC的具有第一掺杂类型和第一掺杂水平的阱区域，其中所述阱区域布置在具有第二掺杂类型的衬底上，并且其中所述第二掺杂类型与所述第一掺杂类型相反； 在所述阱区域中注入的多个半导体区域，其中所述多个半导体区域中的每个半导体区域具有所述第一掺杂类型和第二掺杂水平，并且其中所述第二掺杂水平大于所述第一掺杂水平；以及 多个多晶硅区域，分别连接到所述多个半导体区域， 其中所述多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。
8.根据权利要求7所述的1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述长度大于所述宽度，并且其中所述长度沿所述轴线延伸。
9.根据权利要求7所述的1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述宽度大于所述长度，并且其中所述宽度垂直于所述轴线。
10.根据权利要求7所述的1C，其中所述多个多晶硅区域具有至少一欧姆的电阻。
11.根据权利要求7所述的1C，其中所述多个多晶硅区域保护所述MOSFET免受静电放电。
12.—种金属氧化物半导体场效应晶体管(MOSFET)集成电路(1C)，包括: 所述MOSFET IC的多个漏极区域，其中所述多个漏极区域包括具有第一掺杂水平的多个半导体区域，其中所述多个半导体区域被注入在具有第二掺杂水平的阱区域中，并且其中所述第一掺杂水平大于所述第二掺杂水平；以及 多个电阻器，分别连接到所述多个漏极区域，其中所述多个电阻器包括分别布置在所述MOSFET IC中的所述多个半导体区域上的多个多晶硅区域。
13.根据权利要求12所述的MOSFET1C，还包括所述阱区域，其中所述多个半导体区域和所述阱区域具有第一掺杂类型，其中所述阱区域布置在具有第二掺杂类型的衬底上，并且其中所述第二掺杂类型与所述第一掺杂类型相反。
14.根据权利要求12所述的MOSFET1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述长度大于所述宽度，并且其中所述长度沿所述轴线延伸。
15.根据权利要求12所述的MOSFET1C，其中沿轴线布置所述多个半导体区域，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，其中所述宽度大于所述长度，并且其中所述宽度垂直于所述轴线。
16.根据权利要求12所述的MOSFET1C，其中所述多个电阻器具有至少一欧姆的电阻。
17.根据权利要求12所述的MOSFET1C，其中所述多个电阻器保护所述MOSFET IC免受静电放电。
18.—种方法,包括: 在集成电路的阱区域中注入具有第一掺杂水平的多个半导体区域，其中所述阱区域具有第二掺杂水平，并且其中所述第一掺杂水平大于所述第二掺杂水平； 在所述集成电路中的所述多个半导体区域上布置多个多晶硅区域；并且将所述多个多晶硅区域分别连接到所述多个半导体区域。
19.根据权利要求18所述的方法，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，并且其中所述长度大于所述宽度，所述方法还包括: 沿轴线布置所述多个半导体区域；并且 平行于所述轴线布置所述多个多晶硅区域的长度。
20.根据权利要求18所述的方法，其中所述多个多晶硅区域中的每个多晶硅区域具有长度和宽度，并且其中所述宽度大于所述长度，所述方法还包括: 沿轴线布置所述多个半导体区域；并且 垂直于所述轴线布置所述多个多晶硅区域的宽度。
【文档编号】H01L21/336GK103620787SQ201280031851
【公开日】2014年3月5日 申请日期:2012年5月31日 优先权日:2011年6月27日
【发明者】S·苏塔德加, R·克里施纳穆尔蒂, 徐兆扬 申请人:马维尔国际贸易有限公司