绝缘栅晶体管及其生产方法
【专利摘要】本文提供了在发射极侧(11)上的发射极电极(2)与在集电极侧(15)上的集电极电极(25)之间具有层的IGBT，包括：第一传导率类型的漂移层(8)，基极层(5)，其电接触发射极电极(2)并且与漂移层(8)完全分隔，第一源极区域(7)，其布置在基极层(6)上朝向发射极侧(11)并且电接触发射极电极(2)，第一沟槽栅电极(3)，其对基极层(5)横向布置并且通过第一绝缘层(31)与基极层(5)、第一源极区域(7)和漂移层(8)分隔，其中沟道可在发射极电极(2)、第一源极区域(7)、基极层(5)与漂移层(8)之间形成，第二绝缘层(32)，其布置在第一沟槽栅电极(3)之上，增强层(6)，其至少在与发射极侧(11)平行的平面中分隔基极层(5)和漂移层(8)，-接地栅电极(4)，其包括第二接地沟槽栅电极(41)和导电层(42)，其中，第二沟槽栅电极(41)对基极层(5)横向布置，并且第二沟槽栅电极(41)通过第三绝缘层(43)与基极层(5)、增强层(6)和漂移层(8)分隔，其中，导电层(42)覆盖第二沟槽栅电极(41)，并且延伸到其外至少到在基极层(5)上方的区域，其中，导电层(42)通过第四电绝缘层(44)与基极层(5)分隔；以及其中，导电层(42)接触第二沟槽栅电极(41)，第五绝缘层(45)，其布置在第二沟槽栅电极(41)之上，第五绝缘层(45)具有凹口(47)，使得导电层(42)电接触发射极电极(2)。
【专利说明】绝缘栅晶体管及其生产方法
【技术领域】
[0001]本发明涉及功率半导体器件领域。它涉及如权利要求1开端所述的绝缘栅双极和如权利要求16所述的制造方法。
【背景技术】
[0002]图1示出带有平面栅电极的现有技术IGBT 120。IGBT 120是带有四层结构的器件，这些层布置在发射极侧11上的发射极电极2与集电极侧15上的集电极电极25之间，集电极侧布置在发射极侧11的对面。(η)掺杂漂移层8布置在发射极侧11与集电极侧15之间。P掺杂基极层5布置在漂移层8与发射极电极2之间，基极层5与发射极电极2直接电接触。η掺杂源极区域7布置在嵌入平面基极层5的发射极侧11上，并且接触发射极电极2。
[0003]平面栅电极31布置在发射极侧11之上。平面栅电极31通过第一绝缘层34与基极层5、第一源极区域7和漂移层8电绝缘。存在第三绝缘层38布置在平面栅电极31与发射极电极2之间。在集电极侧上，集电极层9布置在漂移层8与集电极电极25之间。
[0004]此类平面MOS单元设计在应用到BiMOS类型开关概念时展示了多个缺点。由于多个效应原因，器件具有高通态损耗。平面设计提供横向MOS沟道，沟道受到单元附近载流子扩张(也称为JFET效应)影响。因此，平面单元显示低载流子增强。此外，由于横向沟道设计原因，平面设计也由于MOS沟道外的横向电子扩张的原因而经受空穴排流效应(hoIe draineffect，PNP效应)。单元之间的区域为PiN 二极管部分提供强电荷增强。然而，此PiN效应只能显示在低单元封装密度(区域内少量的单元)的高电压器件中的积极影响。为实现降低的沟道电阻，平面器件变得带有更小的单元封装密度，并且这只能够通过窄间距(两个单元之间的距离)补偿，由此降低了 PiN效应。
[0005]通过弓I入包围平面基极层的η掺杂增强层，高损耗已得以降低。
[0006]关于阻断能力，平面设计由于在单元中和在单元之间的低峰值场原因而提供良好的阻断能力。
[0007]平面设计能够具有在栅电极下方的大MOS累积区域和大的关联电容。不过，由于在在单元之间应用场氧化物类型层以降低密勒电容原因，器件显示了良好的可控性。因此，能够为平面设计实现良好的可控性和低交换损耗。
[0008]此外，能够轻松调整平面设计中的单元密度以用于要求的短路电流。
[0009]因此，将所有上面提及的效应考虑在内，现有技术平面单元应用极窄的单元和与场氧化物层的宽间距。
[0010]作为平面设计的备选，引入了具有如图2所示沟槽MOS单元设计的现有技术IGBT130，其中，通过第一绝缘层34，沟槽栅电极3与基极层5、第一源极区域7和漂移层8电绝缘。沟槽栅电极3布置在相同平面上并且横向于基极层5，并且比基极层5更深地延伸到漂移层8中。
[0011]通过此沟槽栅电极设计，通态损耗更低，这是因为沟槽设计提供垂直MOS沟道，这在垂直方向提供了电子的增强注入，并且在单元附近没有经受电荷扩张(所谓的JFET效应)的缺陷。因此，沟槽单元显示了相对更低的损耗的改进很多的载流子增强。由于垂直沟道设计的原因，沟槽也由于MOS沟道外改进的电子扩张原因而提供更小的空穴排流效应(PNP效应)。在沟槽的底部，有为PIN 二极管部分提供强电荷增强的累积层。因此，宽和/或深的沟槽显示了最佳性能。沟槽设计提供大的单元封装密度，用于降低了沟道电阻。然而，沟槽设计由于高峰值电场原因而在沟槽的底角附近经受更低的阻断能力。沟槽设计具有大的MOS累积区域和关联电容，且难以在沟槽中应用场氧化物类型层以降低密勒电容。因此，器件导致差的可控性和高交换损耗。此外，沟槽设计中的高单元密度将导致高短路电流。
[0012]为降低上面提及的效应，沟槽栅电极已变得宽且深，而单元要变窄，以便降低损耗并且能够保持短路电流低。然而，此类沟槽难以加工，并且将仍经受差的可控性。
[0013]在图3所示另外的现有技术概念中，已应用具有带间距沟槽栅电极300设计的IGBT 140，其中，在单元之间插入MOS区域。两个沟槽栅电极3通过由与沟槽栅电极相同的材料制成的层连接，由此形成其中布置了基极层的一部分的下方区域，但在此MOS区域中没有源极区域或基极层到发射极电极的接触可用。然而，由于在交换期间从有间距区域的慢场扩张(图3)原因，此类器件产生了差的阻断属性和高交换损耗。
[0014]在图4所示另一方案中，空沟槽单元110已被引入另一现有技术IGBT 150中，其中，有源单元100和空单元110以交替方式布置。基极层5和第一源极区域7没有到空单元110中发射极电极2的接触，然而，对有间距沟槽设计提及的那些问题类似的问题却适用。对于此设计，可在漂移层8与基极层5之间引入η掺杂增强层以便降低通态损耗。
[0015]在JP 2011-40586中，描述了具有沟槽栅电极的另一现有技术IGBT 160。在两个有源沟槽3之间，布置了具有相同导电多晶硅材料的上覆平面层的浅的有间距沟槽300，类似于现有技术IGBT 140 (图3中示出)，沟槽300没有到发射极电极2的接触。然而，在有源单元中及在浅的有间距沟槽300下方的有间距栅极区域中应用一个基极层5时，此基极层5要相当深，这是因为有间距栅电极300嵌入基极层5中，而有源沟槽3比基极层5更深。带有不同深度和深P基极层5的此类沟槽3，300的制造十分困难，这是因为有源沟槽3和有间距的沟槽必须单独制造。
[0016]此外，深ρ基极层5连接到有源沟槽3，这在可控性方面对器件接通通行为有负面影响。
【发明内容】
[0017]本发明的目的是提供一种通态和交换损耗降低，阻断能力改进和可控性好的功率半导体器件，与现有技术器件相比，它更易于制造。
[0018]通过带有如权利要求1所述特性的半导体器件和权利要求16所述制造方法，解决了问题。
[0019]发明性绝缘栅双极晶体管(IGBT)在发射极侧上的发射极电极和与发射极侧相对的集电极侧上的集电极电极之间具有层，包括:
-第一传导率类型的漂移层，
-与第一传导率类型不同的第二传导率类型的集电极层，其布置在漂移层与集电极电极之间并且电接触集电极电极， -第二传导率类型的基极层，基极层布置在漂移层与发射极电极之间，基极层电接触发射极电极并且基极层与漂移层完全分隔，
-第一传导率类型的第一源极区域，第一源极区域布置在基极层上朝向发射极侧并且电接触发射极电极，第一源极区域具有比漂移层更高的掺杂浓度，
-第一沟槽栅电极，其对基极层横向布置并且比基极层更深地延伸到漂移层中，并且第一沟槽栅电极通过第一绝缘层与基极层、第一源极区域和漂移层分隔，其中，沟道可在发射极电极、第一源极区域、基极层与漂移层之间形成，
-第二绝缘层，其布置在第一沟槽栅电极之上的发射极电极上，使第一沟槽栅电极与发射极电极电绝缘，
-第一传导率类型的增强层，其布置在基极层与漂移层之间，其中，增强层至少在与发射极侧平行的平面中分隔基极层和漂移层，
-栅电极，其包括第二沟槽栅电极和导电层，两者均接地，即它们电连接到发射极电极，其中，第二沟槽栅电极对基极层横向布置，并且比基极层更深地延伸到漂移层中，以及第二沟槽栅电极通过第三绝缘层与任何周围层或区域(基极层、增强层和漂移层)分隔。增强层包围基极层，使得基极层与漂移层和第三绝缘层分隔。导电层覆盖第二沟槽栅电极，并且横向延伸到其外面至少到在基极层上方的区域。导电层通过与发射极侧平行并且在其之上布置的第四电绝缘层与基极层分隔。导电层接触第二沟槽栅电极。
[0020]-第五绝缘层，其布置在第二沟槽栅电极之上的发射极侧上，第五绝缘层具有凹口，使得导电层电接触发射极电极。
[0021]发明性IGBT对于静态和动态特性均具有良好的电属性。
[0022]本发明介绍了具有发射极电极的电势的栅电极，并且限制可控沟槽到设计的有源沟道区域。通过利用T沟槽形状，更容易形成对发射极的短路，并且在两个有源单元之间提供了更佳的平面化(电场)。
[0023]增强层本身也具有降低通态损耗的优点。由于导电层已“接地”，即，电连接到发射极电极，因此，通过在栅电路添加电容效应，它不会起到负面作用，并且因此获得了改进的交换，且具有较低的损耗并且良好可控性。
[0024]发明性发射极侧面结构也能够在多个可能组合中在如反向传导设计等其它IGBT器件类型中应用。发明性设计适合用于完全或部分条带，但也能够在蜂窝设计中实现。
[0025]为创建发明性IGBT，没有使用复杂的步骤，像具有不同深度的沟槽。
[0026]此外，器件更易于制造，这是因为发明性设计能够基于用于基极层、增强层和源极区域的自对齐过程制造而不必弓I入额外掩膜。
[0027]从从属权利要求项中将明白根据本发明的其它优点。
【专利附图】
【附图说明】
[0028]将参照附图，在下文中更详细解释本发明的主题，其中:
图1示出根据现有技术的带有平面栅电极的IGBT ；
图2示出根据现有技术的带有沟槽栅电极的IGBT ；
图3示出根据现有技术的带有有间距的沟槽栅电极的另一 IGBT ；
图4示出根据现有技术的带有空单元的另一 IGBT ； 图5示出根据现有技术的带有有间距的沟槽栅电极的另一 IGBT ；
图6示出根据本发明的IGBT的第一示范实施例；以及 图7到14示出根据本发明的IGBT的其它示范实施例。
[0029]图中使用的参考标号及其含意在参考标号列表中概述。通常，类似或类似运行的部件被赋予相同的参考标号。所述实施例意图只是作为示例，并且将不限制本发明。
【具体实施方式】
[0030]图6示出带有四层结构(pnpn)的绝缘栅双极晶体管(IGBT) I形式的发明性功率半导体器件的第一实施例。这些层布置在发射极侧11上的发射极电极2与集电极侧15上的集电极电极25之间，集电极侧布置在发射极侧11的对面。IGBT I包括以下层:
-(η)低掺杂漂移层8布置在发射极侧11与集电极侧15之间。作为示范，漂移层8具有恒定、均匀的低掺杂浓度。
[0031]-P掺杂集电极层9布置在漂移层8与集电极电极25之间。集电极层9与集电极电极25相邻布置并且与集电极电极25电接触。
[0032]-ρ掺杂基极层5布置在漂移层8与发射极电极2之间。基极层5与发射极电极2直接电接触。基极层5与漂移层8完全分隔。这意味着至少一个其他非ρ掺杂层布置在其之间。
[0033]-η掺杂第一源极区域7布置在基极层5上朝向发射极侧11，并且与发射极电极2电接触。第一源极区域7具有比漂移层8更高的掺杂浓度。第一源极区域7布置在基极层5之上，这意味着第一源极区域7布置在发射极侧11的表面。第一源极区域7可嵌在基极层5中，使得两个层在发射极侧11上具有共同表面。
[0034]-第一沟槽栅电极3或多个(即，至少两个)沟槽栅电极3对基极层5横向布置，并且从发射极侧11比基极层5更深地延伸到漂移层8中。第一沟槽栅电极3通过第三绝缘层(43)与任何周围层或区域(基极层5、增强层6和漂移层8)分隔，其中，增强层(8)包围基极层(5)，使得基极层(5)与漂移层(8)和第三绝缘层(43)分隔。沟道可在发射极电极
2、第一源极区域7、基极层5与漂移层8之间形成。沟槽栅电极可具有专家公知的任何设计，如蜂窝设计、完全或部分条带。
[0035]-第二绝缘层32布置在第一沟槽栅电极3之上的发射极侧11上。它使第一沟槽栅电极3与发射极电极2绝缘。
[0036]-比漂移层8更高掺杂的η掺杂增强层6布置在基极层5与漂移层8之间。增强层6至少在与发射极侧11平行的平面中分隔基极层5和漂移层8。由于增强层的原因，降低了损耗。
[0037]-“接地”栅电极4包括第二沟槽栅电极41和导电层42，两者均接地，S卩，它们在发射极电极2的电势上。第二沟槽栅电极41对基极层5横向布置，并且比基极层5更深地延伸到漂移层8中。第二沟槽栅电极41通过第三绝缘层43与包围它的任何掺杂层(即，基极层5、增强层6和漂移层8)分隔，。
[0038]导电层42覆盖第二沟槽栅电极41，并且横向延伸到第二沟槽栅电极41外面至少到在基极层5上方的区域。第二沟槽栅电极41以机械和电气方式连接到导电层42。导电层42接触第二沟槽栅电极41并且由此接地。第二沟槽栅电极41和导电层42能够由任何适合的导电材料制成，作为示范有多晶硅或金属。作为示范，它们由相同材料制成。
[0039]在示范实施例中，第一沟槽栅电极3从发射极侧11延伸到漂移层8内与第二沟槽栅电极41相同的深度。
[0040]-导电层42通过第四电绝缘层44与基极层5分隔，第四电绝缘层布置在发射极侧11之上并且与发射极侧11平行。此第四绝缘层44能够选择为薄到50到150 nm，这比在如图3和4所示等具有硅氧化物层形式的，厚度为500到1500 nm的第二绝缘层32的现有技术器件中使用的第二绝缘层32更薄得多。通过具有此类薄的第四绝缘层44，确实降低了电容，并由此改进了交换能力。漂移层8可横向延伸到在第一与第二沟槽栅电极3，41之间区域中的第四电绝缘层44，使得增强层8通过漂移层8与第三绝缘层43分隔。
[0041]-第五绝缘层45布置在导电层42之上的发射极侧11上。第五绝缘层45在位于第四绝缘层44相对的层42的那个侧上具有凹口 47，使得导电层42电接触发射极电极2。第五绝缘层45可延伸到第二绝缘层32，S卩，连续层可覆盖第一沟槽电极3、在第一沟槽电极3与第二沟槽栅电极4之间的区域，并且覆盖在凹口 47外的第二沟槽栅电极4。
[0042]“横向”将在此描述中指两层布置在相同平面中，平面位置与发射极侧11平行。在该平面内，层相互相邻布置，或者只是横向布置(相邻、侧对侧)，而层相互之间可具有距离，即，另一层可布置在两层之间，但它们也可直接相互相邻，即，相互接触。
[0043]图6中也显示了第二源极区域75，该区域布置在第一沟槽栅电极3与第二沟槽栅电极41之间的基极层5上的发射极侧11。第二源极区域75示范地从基极层5的接触区域横向延伸到发射极电极2到栅电极4下方的区域。第二源极区域75示范地与第一源极区域7 —起创建，由此降低了在制造期间的掩蔽步骤。第二源极区域75比漂移层8具有更高掺杂浓度，示范地为与第一源极区域7相同。第二源极区域在几个图形中通过虚线示出，这是因为在需要时，能够创建无此类第二源极区域的器件。因此，器件具有到第一沟槽栅电极3两侧的有源沟道，即，在朝向另一第一沟槽栅电极3的侧上和朝向第二沟槽栅电极4的侧的侧上。在朝向第二沟槽栅电极的侧上，基极层象在另一侧上一样接触发射极电极2，即，第五绝缘层45和第二绝缘层32通过用于接触到发射极电极2的基极层的接触开口相互分隔。
[0044]第二源极区域75也可在任何其它发明性器件中存在或不存在。这尤其适用于图7到14示出的任何其它发明性器件。如果器件不包括此类第二源极区域75，则降低了闭锁效应。
[0045]根据图6的器件由于在第一沟槽栅电极3两侧上的一个或多个第一源极区域，两侧上的一个或多个第一源极区域7和两侧上的接触区域原因，而在沟槽栅电极的两侧上具有两个有源沟道(图中由在沟槽栅电极3带有箭头的线条指示)，在两侧上的接触区域，层5,7电连接到发射极电极2。这些沟道之一布置在第一沟槽栅电极3与第二沟槽栅电极41之间(在图6中由两个向外箭头指示)，由此允许器件在具有降低通态和交换损耗，改进的阻断能力和良好可控性的优势的同时，具有紧凑的设计。另一沟道布置在两个第一沟槽栅电极3之间(由图6中由两个向外箭头指示)。对于此类设计，在制造过程期间，在第一与第二栅电极之间部分去除绝缘层45，以便能够在第一与第二沟槽栅电极之间引入用于源极区域的第三颗粒。当然，对于此设计，也只去除第二绝缘层45，使得它还覆盖第一沟槽栅电极3并因此将第一沟槽栅电极3与发射极电极2和还有用于导电层42到发射极电极2的接触的凹口 47外的导电层42完全分隔。在横向侧(与发射极侧11垂直的导电层的侧)上，导电层42因此与发射极电极2分隔。通过此类制造方法，增强层6和基极层5以及还有源极区域自对齐，即，不必应用特殊掩映膜，而是已经作为器件的一部分的层(导电层)能够用作用于创建这些层的掩膜。然而，此设计由于空穴排流效应原因而具有比图7中公开的设计更高的通态损耗。图6中还示出虚线，在虚线能够通过镜像处理两个虚线之间所示结构，继续图中所示结构。类似地，能够镜像处理图中所示的所有结构。在所有其它图中，通过所示结构的重复，能够继续图中所示结构。
[0046]在图7到14中，公开了类似于图6所示的IGBT的IGBT，但这些IGBT包括如下更详细解释的区别特征。
[0047]在图7所示发明性IGBT，发明性IGBT I中，在第一沟槽栅电极3与栅电极4之间的区域由第二和第五绝缘层32，45覆盖。由于此绝缘的原因，在第一与第二沟槽栅电极3，41之间的基极层是浮动的，并且在此器件中在每个第一栅电极3只有一个有效沟道。由于在有间距的区域中空穴的改进累积和发射极单元区域中更低空穴排流的原因，损耗更低。
[0048]图7中第二 η掺杂源极区域75布置在基极层5上的发射极侧11，并且横向布置在第一沟槽栅电极3与第二沟槽栅电极41之间。作为示范，可选第二源极区域75横向从第一电绝缘层31延伸到导电层42下方(和基极层5上方)的区域。第二源极区域75示范与第一源极区域7 —起创建，由此降低了在制造期间的掩蔽步骤。第二源极区域75具有比漂移层8更闻的惨杂浓度。
[0049]图8示出另一发明性IGBT，该IGBT包括具有比漂移层8更高掺杂浓度的η掺杂缓冲层85，该缓冲层布置在漂移层8与集电极层9之间。
[0050]发明性发射极侧面设计也能够应用到反向传导IGBT，其中，在与集电极层9相同的平面中(即，在集电极侧15上并且在集电极层9的横向)，如图9所示布置η掺杂第一区域95。第一区域95因此与集电极层9交替布置。第一区域95具有比漂移层8更高的掺杂浓度。
[0051 ] 导电层42可由与沟槽栅电极41相同的材料制成。通过其到发射极电极2和第二沟槽栅电极41的接触，导电层42和第二沟槽栅电极41与发射极电极2在相同电势上。层41，42因此不可控，如第一沟槽栅电路3 —样。因此，由于在栅极增大的电容效应原因，它们对交换性能没有负面影响。
[0052]如图6所示，增强层8横向延伸到第三绝缘层43，并且它完全包围并由此完全分隔朝向漂移层8和第三绝缘层43的基极层5。此外，基极层5的浮动部分不延伸跨过整个间距区域以用于达到更低电容值。
[0053]由于包围朝向第二沟槽栅电极41的基极层5的增强层6的原因，还降低了在电压上的集电极-发射极L，该优点也在图10和11的备选实施例中存在。包围基极层的增强层的制造仅通过将导电层42用作用于创建增强层和基极层的掩膜而变得可能。导电层42允许这些层的自对齐创建，即，不必应用需要与器件的结构对齐的特殊掩膜。
[0054]在如图10和11所示的另一备选中，漂移层8可延伸到在第一与第二沟槽栅电极3,41之间区域中的第四电绝缘层44。增强层8完全包围朝向漂移层8和第三绝缘层43的基极层5。在此实施例中，漂移层8延伸到晶片的表面，即，到第四绝缘层44，以便增强层6和第三绝缘层43通过漂移层8相互分隔。通过此类布置，可降低通态损耗。图10示出在第一沟槽栅电极3 (如在图6 —样)的两侧上带有有源沟道的器件，而图11仅示出在第一沟槽栅电极3 (如在图7中一样)的一个有源沟道。
[0055]在用于此实施例的示范制造方法中，第四绝缘层44和导电层42用作用于创建基极层5和增强层6的掩膜。在宽导电层44和窄的第二沟槽栅电极41的情况下，增强层6和第二沟槽栅电极41变得相互分开配置。
[0056]在另外的示范实施例中，发明性IGBT I包括具有比基极层5更高的最大掺杂浓度的P掺杂条。该条布置在与图6到14所示透视图垂直的平面中的发射极侧11。在该条处，源极区域7，75、基极层5、第一和第二沟槽栅电极3，41终止。该条延伸到晶片的表面。该条垂直于第一源极区域7附接第一沟槽栅电极3的方向或增强层6分隔基极层5与第二沟槽栅电极41的方向在与发射极侧平行的平面中延伸。该条延伸到晶片的表面。该条垂直于第一源极区域7附接第一沟槽栅电极3的方向在平行于发射极侧的平面中延伸。
[0057]在两个接地沟槽栅电极41，410之间或者在第二沟槽栅电极41，410与有源沟槽栅电极3之间的距离应等于或小于沟槽厚度(从发射极侧11测量并且在垂直于发射极侧11的方向)。沟槽3，41，410之间的此类小距离确保了良好的阻断属性。如果距离变得太大，则阻断将减少。
[0058]导电层42可延伸到第二沟槽栅电极41外面大约对应于第二沟槽栅电极具有的厚度(在垂直于发射极侧11的方向)的值，具体而言，层42延伸沟槽栅电极的厚度的一半。第二沟槽栅电极41的厚度将从发射极侧11测量。这在一示范实施例中意味着导电层42横向延伸到第二沟槽栅电极41外面在每侧上2到10 μ m，示范为2到5 μ m，并且在另一示范实施例中在每侧上为5到10 μ m。
[0059]在另一示范实施例中，发明性IGBT包括另外的第二沟槽栅电极40，该电极相邻于主第二沟槽栅电极4布置。
[0060]另外的第二栅电极40包括另外的第二沟槽栅电极410和另外的导电层420，两者如上为栅电极4所述均接地。另外的第二沟槽栅电极410对基极层5横向布置，并且比基极层5更深地延伸到漂移层8中。另外的第二沟槽栅电极410通过另外的第三绝缘层430与基极层5、增强层6和漂移层8分隔。
[0061]另外的导电层420覆盖另外的第二沟槽栅电极410，并且横向延伸到另外的第二沟槽栅电极410外面至少到在基极层5上方的区域。另外的第二沟槽栅电极410以机械和电气方式连接到另外的导电层420。另外的导电层420接触另外的第二沟槽栅电极410，并且由此接地，即，它在发射极电极的电势上。另外的第二沟槽栅电极410和另外的导电层420能够由任何适合的导电材料制成，示范为多晶硅或金属。作为示范，它们由相同材料制成，并且它们以如栅电极4相同的制造步骤制成。在一示范实施例中，第一沟槽栅电极3和第二沟槽栅电极41从发射极侧11延伸到漂移层8内的与另外的第二沟槽栅电极41相同的深度。
[0062]在图12和13中，示出了具有此类另外的栅电极40的发明性IGBT。另外的导电层420和另外的第二沟槽栅电极410相互接触，即，它们直接相互相邻布置，以便在其之间不布置其它层。在第二沟槽栅电极41与另外的第二沟槽栅电极410之间的区域中，只布置漂移层8。在此区域中不布置其它η或P掺杂层。
[0063]在图14所示另一示范实施例中，发明性IGBT也包括另外的栅电极40。它与栅电极4相邻布置。然而，该另外的导电层420和另外的第二沟槽栅电极410通过第六绝缘层46相互分隔。漂移层8横向延伸到第四绝缘层44和在第二沟槽栅电极4与另外的第二沟槽栅电极40之间区域中的另外的第四绝缘层440。连接层57布置在第六绝缘层46下方，第六绝缘层46横向延伸到导电层42和另外的导电层420下方的区域。连接层57可以是η掺杂类型(带有比漂移层8更高的掺杂浓度)或者是P型(具有与基极层相同的掺杂浓度或不同掺杂浓度)的任一个。
[0064]由于连接层的原因，改进了阻断并且降低了损耗。在单元(有源与接地)之间，即两个沟槽之间的距离大约为沟槽厚度，具体而言最多等于沟槽栅电极厚度或甚至更小。这意味着按最多沟槽栅电极3，41，410的厚度配置任何两个沟槽(厚度在垂直于发射极侧11的方向中测量)。
[0065]该另外的第二沟槽用于实现改进的阻断和更低电容，并且能够作为栅电极4，40的连接链引入以放大单元间距。发明性器件可包括以如上公开的相同方式布置的多个此类另外的第二沟槽栅电极(图13中为IGBT示范示出，IGBT包括在此实施例中通过使导电层连接而连接到两个另外的栅电极的栅电极4)。此外，如图14所示发明性器件能够通过其它栅电极延伸，即，通过由于在其之间的第六绝缘层46的存在而相互间隔分开的导电层42，420和在其之下连接层57。
[0066]专家公知的任何适当制造方法能够用于创建发明性IGBT。
[0067]在另一实施例中，交换传导率类型，即，第一传导率类型的所有层为P型(例如，漂移层8、第一和第二源极区域7，75)，并且第二传导率类型的所有层为η型(例如，基极层5、集电极层9)。
[0068]发明性IGBT I通过以下方法制造。提供具有发射极侧11 (成品器件中发射极电极2布置在其上)和集电极侧15 (成品器件中集电极电极25布置在其上)的低(η)掺杂晶片。晶片具有均匀、恒定的掺杂浓度。晶片可基于硅或GaN或SiC晶片制成。在成品绝缘栅双极晶体管I中具有未修改的低掺杂的部分晶片形成漂移层8。
[0069]沟槽凹口在其中应用了第一和第三绝缘层31，43的发射极侧11上的晶片中引入，以便沟槽凹口涂有第一和第三绝缘层31，43。有涂层的沟槽凹口随后被填充如重掺杂多晶硅或如铝等金属的导电材料。通过此步骤，创建第一和第二沟槽栅电极3，41。
[0070]创建第四绝缘层44，第四绝缘层横向包围在发射极侧11上的第二沟槽栅电极41。
[0071]在第二沟槽栅电极41之上，创建导电层42，导电层42覆盖第二沟槽栅电极41并且横向延伸到第二沟槽栅电极41外面。栅电极包括第二沟槽栅电极41和导电层42。
[0072]此导电层42可与第二沟槽栅电极41由相同材料形成，但也能够使用其它导电材料。导电层42覆盖第二沟槽栅电极41并且横向延伸(即，在平行于发射极侧11的平面中)超出第二沟槽栅电极41，以便第二沟槽栅电极41由导电层42覆盖。导电层42可示范延伸到阱(well)5外面2到10 μ m，在另一示范实施例中，为2到5 μ m或5到10 μ m。在第四绝缘层44使导电层42与布置在第二沟槽栅电极41的横向侧上并且延伸到晶片的表面的层电绝缘时，它至少横向延伸到导电层42的横向侧或甚至超出其横向侧。
[0073]随后，通过使用导电层42作为掩膜在发射极侧11上引入扩散到的晶片中的η第一掺杂物，形成增强层6。
[0074]在引入η第一掺杂物后，通过使用导电层42作为掩膜在发射极侧11上引入P第二掺杂物，形成基极层5。P第二掺杂物从发射极侧11扩散到晶片中所到的深度比第一掺杂物已扩散到的深度更低，以便基极层5嵌在增强层6中。根据导电层42延伸超出第二沟槽栅电极41的距离，以及根据第一和第二掺杂物的扩散深度/长度，图6所示实施例(增强层6延伸到第二沟槽栅电极41，但分隔第二沟槽栅电极41和基极层5)或其中增强层6仍分隔基极层5和漂移层8，但通过漂移层8与第二沟槽栅电极41分隔的图12所示实施例。在此类器件中，第一掺杂物未横向扩散太远以致到达第二沟槽栅电极41。
[0075]随后，引入η第三掺杂物以便形成第一源极区域7，该区域具有比低掺杂晶片/漂移层8更高的掺杂浓度。作为示范，之后激活第三掺杂物。
[0076]导电层42在此情况下用作掩膜以便引入η第三掺杂物。形成在两个第一沟槽栅电极3之间的第一源极区域和在第一沟槽栅电极3与第二沟槽栅电极41之间的第二源极区域75。随后，在创建源极区域7，75后，可应用第五绝缘层45。第五绝缘层45覆盖第二源极区域75、凹口 47外的导电层42，并且在两个第一沟槽栅电极3之间留下接触开口开放。第一沟槽栅电极3也覆盖有第五绝缘层45以便使第一沟槽栅电极3与发射极电极2绝缘。示范执行了蚀刻步骤以便为基极层5到发射极电极2的接触蚀刻通过第一源极区域7 (图中未示出；通过此方法，基极层5到发射极电极2的接触开口布置在发射极侧11下方的平面中。晶片的发射极侧11将是最外平面，其中，在晶片中在布置发射极电极2的侧，平行布置层或区域。也可执行蚀刻步骤以便为基极层5到发射极电极2的另一接触(参见图6)蚀刻通过第二源极区域7。
[0077]备选，创建带有掩膜的源极区域，掩膜覆盖两个第一沟槽栅电极3之间用于基极层5到发射极电极3的接触的中心区域(可选也覆盖在第一与第二沟槽栅电极3，4之间的中心区域)。备选，在横向延伸到第一沟槽栅电极3的导电层42之上应用第五绝缘层45(由此形成在第一沟槽栅电极3上方的第二绝缘层32)。制造第五绝缘层45，其具有在导电层42上用于导电层42到发射极电极2的接触的凹口 47，并且带有发射极电极2到基极层5的接触开口(可选带有在第一与第二沟槽栅电极之间的另一接触开口)。作为示范，通过部分去除在基极层6和导电层42之上的第五绝缘层45，分别制造凹口 47和接触开口。在接触开口中，使用第五绝缘层45和导电层42作为掩膜，引入η第三掺杂物以便形成第一源极区域7。作为示范，之后激活第三掺杂物。
[0078]作为示范，随后通过在集电极侧15上引入扩散到晶片中的P第四掺杂物，形成P集电极层9。也可在另一制造步骤中制造集电极层9。
[0079]如果创建缓冲层85(参见图8)，则要在集电极层9之前创建缓冲层85。作为示范，通过在集电极侧15上引入η掺杂物，创建缓冲层85。缓冲层85始终具有比漂移层8更高的掺杂浓度。
[0080]随后，创建基极层5到在两个第一沟槽栅电极3之间(以及可选在第一与第二沟槽栅电极3，4之间)发射极电极3的接触开口(“创建”在此步骤中也将覆盖该情况:其中通过创建带有基极层到发射极电极的接触开口的源极区域7，75，即通过创建带有覆盖在两个第一沟槽栅电极3之间(或在第一与第二沟槽栅电极3，4之间)中心部分的掩膜的源极区域，一个或多个接触开口已经提供)。作为示范，示范性执行了蚀刻步骤以便为用于基极层5到发射极电极2的接触开口蚀刻通过第五绝缘层45和第一源极区域7 (图中未示出；通过此方法，基极层5到发射极电极2的接触开口布置在发射极侧11下方的平面中。晶片的发射极侧11将是最外平面，其中，在晶片中在布置发射极电极2的侧，平行布置层或区域。
[0081]最后，同时或相继制造发射极电极2和集电极电极25。
[0082]掺杂物能够通过如植入或淀积等任何适当的方法引入。扩散步骤能够在对应掺杂物引入后直接进行，但也能够在以后的阶段例如为基极层5执行。扩散层的掺杂剖面从最大值平稳降低到在掺杂物最大掺杂深度的O值(这取决于掺杂物种类和扩散条件，如扩散时间和温度)。
[0083]应注意的是，术语“包括”不排除其它要素或步骤，并且不定冠词“一”或“一个”并不排除多个。此外，与不同实施例相关联描述的元素可组合在一起。也应注意的是，权利要求中的参考标号不应视为限制权利要求的范围。
[0084]参考标号列表 IIGBT
11发射极侧 15集电极侧 100有源单元 110空单元
120，130，140，150，160 现有技术 IGBT
2发射极电极
25集电极电极
3第一沟槽栅电极
31平面栅极
300有间距的沟槽栅
31第一绝缘层
32第二绝缘层
4栅电极
41第二沟槽栅电极 42导电层 43第三绝缘层 44第四绝缘层 45第五绝缘层 46第六绝缘层 47凹口
40另外的栅电极 410另外的第二沟槽栅电极 420另外的导电层 430另外的第三绝缘层 440另外的第四绝缘层 450另外的第五绝缘层 470另外的凹口 5基极层57连接层6增强层7第一源极区域75第二源极区域8漂移层85缓冲层9集电极层95第一区域
【权利要求】
1.一种在发射极侧(11)上的发射极电极(2)和与所述发射极侧(11)相对的集电极侧(15)上的集电极电极(25)之间具有层的绝缘栅双极晶体管(1)，包括: -第一传导率类型的低掺杂漂移层(8)， -与所述第一传导率类型不同的第二传导率类型的集电极层(9)，其布置在所述漂移层⑶与所述集电极电极(25)之间并且电接触所述集电极电极(25)， -第二传导率类型的基极层(5)，所述基极层(5)布置在所述漂移层(8)与所述发射极电极(2)之间，所述基极层(5)电接触所述发射极电极(2)并且所述基极层(5)与所述漂移层(8)完全分隔， -所述第一传导率类型的第一源极区域(7)，所述第一源极区域布置在所述基极层(5)上朝向所述发射极侧(11)并且电接触所述发射极电极(2)，所述第一源极区域(7)具有比所述漂移层(8)更高的掺杂浓度， -第一沟槽栅电极(3)，其对所述基极层(5)横向布置并且比所述基极层(5)更深地延伸到所述漂移层(8)中，并且所述第一沟槽栅电极(3)通过第一绝缘层(31)与所述基极层(5)、所述第一源极区域(7)和所述漂移层⑶分隔，其中沟道可在所述发射极电极(2)、所述第一源极区域(7)、所述基极层(5)与所述漂移层(8)之间形成， -第二绝缘层(32)，其布置在所述第一沟槽栅电极(3)之上的所述发射极电极(11)上，` -所述第一传导率类型的增强层(6)，其具有比所述漂移层(8)更高的掺杂浓度，并且布置在所述基极层(5)与所述漂移层(8)之间，其中所述增强层(6)至少在与所述发射极侧(11)平行的平面中分隔所述基极层(5)和所述漂移层(8)， -栅电极(4)，其包括第二沟槽栅电极(41)和导电层(42)，两者均电连接到所述发射极电极(2)，其中所述第二沟槽栅电极(41)对所述基极层(5)横向布置，并且比所述基极层(5)更深地延伸到所述漂移层(8)中，以及所述第二沟槽栅电极(41)通过第三绝缘层(43)与任何周围层或区域分隔，其中所述增强层(8)包围所述基极层(5)，使得所述基极层(5)与所述漂移层(8)和所述第三绝缘层(43)分隔， 其中所述导电层(42)覆盖所述第二沟槽栅电极(41)，并且横向延伸到所述第二沟槽栅电极(41)外面至少到在所述基极层(5)上方的区域，其中所述导电层(42)通过第四电绝缘层(44)与所述基极层(5)分隔，其中所述导电层(42)接触所述第二沟槽栅电极(41)， -第五绝缘层(45)，其布置在所述导电层(42)之上的所述发射极侧(11)上，所述第五绝缘层(45)具有凹口(47)，使得所述导电层(42)电接触所述发射极电极(2)。
2.如权利要求1所述的绝缘栅双极晶体管(I)，其特征在于所述增强层(8)横向延伸到所述第三电绝缘层(43);或者在于所述增强层(8)通过所述漂移层(8)与所述第三绝缘层(43)分隔。
3.如权利要求1或2所述的绝缘栅双极晶体管(I)，其特征在于所述第一传导率类型的第二源极区域(75)布置在所述第一沟槽栅电极(3)与所述第二沟槽栅电极(41)之间的所述基极层(5)上的所述发射极侧(11)，所述第二源极区域(75)具有比所述漂移层⑶更高的掺杂浓度。
4.如权利要求1到3任一项所述的绝缘栅双极晶体管(I)，其特征在于所述第一沟槽栅电极(3)延伸到所述漂移层(8)内的与所述第二沟槽栅电极(41)相同的深度。
5.如权利要求1到4任一项所述的绝缘栅双极晶体管(I)，其特征在于所述绝缘栅双极晶体管(I)还包括所述第一传导率类型的第一区域(95)，所述第一区域布置在所述集电极层(9)横向的所述集电极侧(15)上，所述第一区域(95)具有比所述漂移层(8)更高的掺杂浓度。
6.如权利要求1到5任一项所述的绝缘栅双极晶体管(I)，其特征在于所述导电层(42)由与所述第二沟槽栅电极(41)相同的材料制成。
7.如权利要求1到6任一项所述的绝缘栅双极晶体管(I)，其特征在于所述绝缘栅双极晶体管(I)还包括具有比所述基极层(5)更高掺杂浓度的所述第二传导率类型的条，所述条布置在所述发射极侧(11)与所述发射极侧(11)平行并且垂直于所述第一源极区域(7)附接到所述第一沟槽栅电极(3)的方向的平面中，以及所述第一源极区域(7)、所述基极层(5)、所述第一和第二沟槽栅电极(3，41)在所述条终止。
8.如权利要求1到7任一项所述的绝缘栅双极晶体管(I)，其特征在于所述基极层(5)横向延伸到所述第三绝缘层(43)。
9.如权利要求1到8任一项所述的绝缘栅双极晶体管(I)，其特征在于所述漂移层(8)横向延伸到在第一与第二沟槽栅电极(3，41)之间的区域中的所述第四电绝缘层(44);以及在于所述增强层⑶完全包围朝向所述漂移层⑶和所述第三绝缘层(43)的所述基极层(43)。
10.如权利要求1到9任一项所述的绝缘栅双极晶体管(I)，其特征在于所述第四电绝缘层(44)具有在50到150 nm之间的厚度。
11.如权利要求1到10任一项所述的绝缘栅双极晶体管(I)，其特征在于所述导电层(42)延伸到所述第二沟槽栅电极(41)外每侧上2到10 μπι。
12.如权利要求1到11任一项所述的绝缘栅双极晶体管(I)，其特征在于另外的栅电极(40)包括另外的第二沟槽栅电极(410)和另外的导电层(420)，两者都电连接到所述发射极电极(2)，其中所述另外的第二沟槽栅电极(410)对所述基极层(5)横向布置，并且比所述基极层(5)更深延伸到所述漂移层(8)中，以及所述另外的第二沟槽栅电极(410)通过另外的第三绝缘层(430)与所述基极层(5)、所述增强层(6)和所述漂移层(8)分隔， 其中所述另外的导电层(420)覆盖所述另外的第二沟槽栅电极(41)，并且横向延伸到所述另外的第二沟槽栅电极(41)外面至少到在所述基极层(5)上方的区域，其中所述另外的导电层(420)通过另外的第四电绝缘层(440)与所述基极层(5)分隔，以及其中所述另外的导电层(420)接触所述另外的第二沟槽栅电极(410)， 其中所述另外的栅电极(40)相邻于所述栅电极(4)布置，以及在于所述另外的导电层(420)和所述另外的接地沟槽栅电极(410)直接相互相邻布置，其中在所述第二沟槽栅电极(41)与所述另外的第二沟槽栅电极(410)之间的区域中只布置所述漂移层(8)。
13.如权利要求1到11任一项所述的绝缘栅双极晶体管(I)，其特征在于另外的栅电极(40)相邻于所述栅电极(4)布置，其中所述另外的栅电极(40)包括另外的第二沟槽栅电极(410)和另外的导电层(420)，两者都电连接到所述发射极电极(2)，其中所述另外的第二沟槽栅电极(410)对所述基极层(5)横向布置，并且比所述基极层(5)更深延伸到所述漂移层(8)中，以及所述另外的第二沟槽栅电极(410)通过另外的第三绝缘层(430)与所述基极层(5)、所述增强层(6)和所述漂移层(8)分隔，其中所述另外的导电层(420)覆盖所述另外的第二沟槽栅电极(41)，并且横向延伸到所述另外的第二沟槽栅电极(41)外面至少到在所述基极层(5)上方的区域，其中所述另外的导电层(420)通过另外的第四电绝缘层(440)与所述基极层(5)分隔，以及其中所述另外的导电层(420)接触所述另外的第二沟槽栅电极(410)， 其中所述导电层(42)和所述另外的导电层(420)通过第六绝缘层(46)相互分隔，其中所述漂移层(8)延伸到所述第四绝缘层(44)和所述另外的第四绝缘层(440)，其中连接层(57)布置在所述第六绝缘层(46)下方，所述连接层(57)延伸到所述导电层(42)和所述另外的导电层(420)下方的区域。
14.如权利要求12或13所述的绝缘栅双极晶体管(I)，其特征在于所述绝缘栅双极晶体管(I)包括至少两个另外的接地沟槽栅电极(40)。
15.如权利要求1到14任一项所述的绝缘栅双极晶体管(I)，其特征在于在任何两个沟槽栅电极(3，41，410)之间的距离等于或小于沟槽电极厚度。
16.一种用于制造在发射极侧(11)上的发射极电极(2)和与所述发射极侧(11)相对的集电极侧(15)上的集电极电极(25)之间具有层的绝缘栅双极晶体管(I)的方法，包括以下制造步骤: -提供第一传导率类型的低掺杂晶片，在所述成品绝缘栅双极晶体管(I)中具有未修改掺杂浓度的晶片的部分形成漂移层(8)， -创建第一和第二沟槽栅电极(3，41)，对于所述第一和第二沟槽栅电极(3，41)，在所述发射极侧(11)上的所述晶片中创建沟槽凹口，在所述沟槽凹口中应用第一和第三绝缘层(31，43)并且为其填充导电材料，` -创建第四绝缘层(44)，所述第四绝缘层横向包围在所述发射极侧(11)上的所述第二沟槽栅电极(41)， -随后，在所述第二沟槽栅电极(41)之上创建导电层(42)，所述导电层(42)覆盖所述第二沟槽栅电极(41)，并且横向延伸到所述第二沟槽栅电极(41)外面，其中栅电极包括所述第二沟槽栅电极(41)和所述导电层(42)， -随后通过使用所述导电层(42)作为掩膜并且将第一颗粒扩散到所述晶片中而将所述第一传导率类型的第一掺杂物引入所述发射极侧(11)上的晶片中，创建增强层(6)，-随后通过使用所述导电层(42)作为掩膜并且将第二掺杂物扩散到所述晶片中而将与所述第一传导率类型不同的第二传导率类型的第二掺杂物引入所述发射极侧(11)上的晶片中，创建基极层(5)，以便所述基极层(5)通过所述增强层(6)与所述剩余低掺杂晶片和所述第三绝缘层(43)完全分隔， -随后通过应用所述第一传导率类型的第三掺杂物，创建具有比所述低掺杂晶片更高掺杂浓度的第一源极区域(7)， -在凹口外使用第二绝缘层(45)覆盖所述导电层(42)，以便使导电层(42)接触所述发射极电极(2)，以及使用所述第二绝缘层(45)覆盖所述第一沟槽栅电极(3)， -通过将所述第二传导率类型的第四掺杂物引入所述集电极侧(15)上的晶片中，并且将所述第四掺杂物扩散到所述晶片中，在所述集电极侧(15)上创建所述第二传导率类型的集电极层(9)， -创建所述基极层(5)到在两个第一沟槽栅电极(3)之间的发射极电极(3)的接触开口, -创建在所述发射极侧(11)上的所述发射极电极(2)和在所述集电极侧(15)上的所述集电极电极(25)。
17.如权利要求16所述的用于制造绝缘栅双极晶体管(I)的方法，其特征在于-通过在所述第一与第二沟槽栅电极(3，41)之间应用所述第一传导率类型的第三颗粒，创建具有比所述低掺杂晶片更高掺杂浓度的第二源极区域(7)，以及 -创建所述基极层(5)到在第一与第二沟槽栅电极(3，4)之间的所述发射极电极(3)的接触开 口。
【文档编号】H01L29/66GK103875074SQ201280034940
【公开日】2014年6月18日 申请日期:2012年7月6日 优先权日:2011年7月14日
【发明者】M.拉希莫, M.安登纳, C.科瓦斯塞, A.科普塔 申请人:Abb 技术有限公司