常断型异质结场效应晶体管的制作方法
【专利摘要】常断型HFET包括：依次叠层的厚度为t1的未掺杂AlwGa1-wN层(11)、厚度为t2的未掺杂AlxGa1-xN层(11b)和厚度为tch的未掺杂GaN沟道层(11a)；与沟道层电连接并且相互隔开地形成的源极电极(21)和漏极电极(22)；在源极电极与漏极电极之间在沟道层上形成的厚度为t3的未掺杂AlyGa1-yN层(12)；在源极电极与漏极电极之间在AlyGa1-yN层的部分区域上呈台面型形成的厚度为t4的AlzGa1-zN层(13)；和在AlzGa1-zN层上形成的肖特基势垒型栅极电极(23)，满足y＞x＞w＞z、t1＞t4＞t3和2wtch/(x-w)＞t2＞1nm的条件。
【专利说明】常断型异质结场效应晶体管【技术领域】
[0001]本发明涉及利用氮化物半导体的异质结场效应晶体管(HFET)，特别涉及常断型(normally-off-type)HFET 的改善。
【背景技术】
[0002]与Si类和GaAs类的半导体相比，GaN和AlGaN等氮化物半导体具有高的绝缘破坏电场和优异的耐热性，并且具有电子的饱和漂移速度快的优点，因此，被期待能够提供在高温动作和大功率动作等方面具有优异的特性的电子器件。
[0003]已知:在作为利用这样的氮化物半导体制作的电子器件的一种的HFET中，形成由氮化物半导体叠层结构中含有的异质结引起的二维电子云层，在源极电极与漏极电极之间利用相对于氮化物半导体层具有肖特基结的栅极电极来控制电流。
[0004]图18是表示利用AlGaN/GaN异质结的以往的典型的HFET的示意性的截面图。在该HFET中，在蓝宝石基板501上依次叠层有低温GaN缓冲层502、未掺杂GaN层503、和η型AlGaN层504，在η型AlGaN层504上形成有包括Ti层与Al层的叠层的源极电极505和漏极电极506。在源极电极505与漏极电极506之间形成有包括Ni层、Pt层和Au层的叠层的栅极电极507。该图18的HFET是常通型(normally-on_type)，在该常通型HFET中，由于在未掺杂GaN层503与η型AlGaN层504的异质界面产生的高浓度的二维电子云，即使在栅极电压为OV时也能够流动漏极电流。
[0005]但是，在将HFET用作功率晶体管的情况下，在包括常通型HFET的电路中，有在停电时等该电路在安全方面 产生问题的情况。因此，为了将HFET作为功率晶体管使用，需要是在栅极电压为OV时不流动电流的常断型(normally-off-type)。为了满足该要求，专利文献I的日本特开2006-339561号公报提出了在栅极中利用台面结构(mesa structure)和pn 结的 HFET。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本特开2006-339561号公报
【发明内容】
[0009]发明要解决的技术问题
[0010]图19表示专利文献I中公开的常断型HFET的示意性截面图。该HFET具备在蓝宝石基板101上依次叠层的厚度IOOnm的AlN缓冲层102、厚度2 μ m的未掺杂GaN层103、厚度25nm的未掺杂AlGaN层104、厚度IOOnm的p型GaN层105和厚度5nm的高浓度p型GaN层106。在该HFET中，未掺杂AlGaN层104由未掺杂Ala25Gaa 75N形成，其上的p型GaN层105与高浓度P型GaN层106形成台面(mesa)。
[0011]在高浓度P型GaN层106上，设置有与其欧姆接合的Pd栅极电极111。另外，在未掺杂AlGaN层104上，设置有夹着P型GaN层105配置的包括Ti层与Al层的叠层的源极电极109和漏极电极110。这些电极设置在由元件分离区域107包围的区域内。氮化物半导体叠层结构的上侧表面由SiN膜108保护。
[0012]该图19的HFET的特征在于:栅极电极111与高浓度P型GaN层106欧姆接合，因此，在栅极区域形成pn结，该pn结由在未掺杂AlGaN层104与未掺杂GaN层103的界面形成的二维电子云层和P型GaN层105产生。与由肖特基结产生的势垒相比，由pn结产生的势垒更大，因此，在该HFET中，与以往的包含肖特基结的栅极电极的HFET相比，即使提高栅极电压也难以产生栅极漏电流。
[0013]另外，在图19的HFET中，在栅极电极111之下设置有高浓度P型GaN层106，因此，容易在与栅极电极111之间形成欧姆接合。一般而言P型氮化物半导体难以形成欧姆接合，因此设置有高浓度P型GaN层106。
[0014]在此，众所周知:在氮化物半导体中，使高浓度的P型杂质活化而生成高浓度的P型载流子并不容易。一般而言，为了使高浓度P型杂质活化而生成高浓度P型载流子，需要进行电子射线照射或高温退火等。另外，在图19的HFET中，还存在阈值电压Vth低，为了使其动作需要特别的驱动器的问题。
[0015]因此，本发明的目的是简便地以低成本提供具有高阈值电压和低导通电阻的常断型 Hi7ET。
[0016]用于解决技术问题的手段
[0017]本发明的一个方式的常断型HFET的特征在于，包括:依次叠层的厚度为h的未掺杂AlwGanN层、厚度为t2的未掺杂AlxGa1J层和厚度为U的未掺杂GaN沟道层；与沟道层电连接并且相互隔开地 形成的源极电极和漏极电极；在源极电极与漏极电极之间在沟道层上形成的厚度为t3的未掺杂AlyGai_yN层；在源极电极与漏极电极之间在AlyG&1_yN层的部分区域上呈台面型形成的厚度为〖4的AlzGa1=N层；和在AlzGa1=N层上形成的肖特基势垒型栅极电极，满足 y > X > w > z、> t4 > t3 和 2wteh/ (x-w) > t2 > Inm 的条件。
[0018]另外,优选满足w-z > 0.03的条件。另外,还优选满足t4/t3 > 4的条件。栅极电极能够由Ni/Au叠层、WN层、TiN层、W层和Ti层中的任一个形成。另外，优选AlwGanN层、AlxGa1J层、GaN沟道层、AlyGa1J层和AlzGa1=N层均具有Ga原子面出现在作为(0001)面的上侧面上的Ga极性。
[0019]本发明的另一个方式的常断型HFET的特征在于，包括:依次叠层的厚度为h的未掺杂AlwGanN层和厚度为teh的未掺杂GaN沟道层；与沟道层电连接并且相互隔开地形成的源极电极和漏极电极；在源极电极与漏极电极之间在沟道层上形成的厚度为t3的未掺杂AlyG&1_yN层；在源极电极与漏极电极之间在AlyG&1_yN层的部分区域上呈台面型形成的厚度为t4的AlzGa1=N层；和在AlzGa1=N层上形成的肖特基势垒型栅极电极，满足y > w > z和
>t4 > t3的条件。
[0020]发明效果
[0021]根据以上那样的本发明，能够简便地以低成本提供具有高阈值电压和低导通电阻的常断型HFET。
【专利附图】
【附图说明】
[0022]图1是表示与本申请发明密切相关的参考方式的HFET的示意性截面图。[0023]图2是示意性地表示图1的HFET的能带结构的一个例子的图表。
[0024]图3是表示图1的HFET中包含的面电荷密度(sheet charge density) qns与源极-栅极间电压Vgs的关系的图表。
[0025]图4是在能带结构内示意性地表示基于在异质结界面相邻的2层的极化差产生的面固定电荷密度(fixed sheet charge density) σ的图表。
[0026]图5是表示求取图1的HFET中包含的多个氮化物半导体层的Al组成比与阈值电压Vth的关系的计算结果的图表。
[0027]图6是表示求取图1的HFET中包含的多个氮化物半导体层的厚度的比率与阈值电压Vth的关系的计算结果的图表。
[0028]图7是表示求取实际制作的HFET中的源极-栅极电压Vgs与漏极电流Id的关系而得到的实测数据的图表。
[0029]图8是表示求取实际制作的HFET中的源极-漏极电压Vds与漏极电流Id的关系而得到的实测数据的图表。
[0030]图9是表示本申请发明的一个实施方式的HFET的示意性截面图。
[0031]图10是示意性地表示图9的HFET中的能带结构的一个例子的图表。
[0032]图11是在能带结构内示意性地表示基于在异质结界面相邻的2层的极化差产生的面固定电荷密度σ的图表 。
[0033]图12Α是示意性地表示在图9的HFET不包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0034]图12Β是示意性地表示在图9的HFET包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0035]图13Α是示意性地表示在图1的HFET不包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0036]图13Β是示意性地表示在图1的HFET包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0037]图14是表示本发明的另一个实施方式的HFET的示意性截面图。
[0038]图15是在能带结构内示意性地表示基于在异质结界面相邻的2层的极化差产生的面固定电荷密度σ的图表。
[0039]图16Α是示意性地表示在图14的HFET不包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0040]图16Β是示意性地表示在图14的HFET包含深的杂质能级的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0041]图17Α是示意性地表示在图14的HFET包含大的厚度t2的AlxGa1J层Ilb的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0042]图17B是示意性地表示在图14的HFET中的AlxGa1J层Ilb的x的值大的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0043]图17C是示意性地表示在图14的HFET中的AlxGa1J层Ilb具有期望的厚度t2的情况下，在开关中途不存在空穴时的能带结构的一个例子的图表。
[0044]图18是表示以往的常通型HFET的一个例子的示意性截面图。[0045]图19是表示专利文献I的常断型HFET的示意性截面图。
【具体实施方式】
[0046](参考方式)
[0047]图1是表示与本发明密切相关的参考方式的HFET的示意性截面图。此外，在本申请的附图中，厚度、长度、宽度等，为了图面的清楚和简化，适当地进行了变更，没有表示出实际的尺寸关系。
[0048]在图1的HFET中，在蓝宝石等基板(未图示)上隔着缓冲层10堆积有厚度为h的未掺杂AlwGahN层11。以与该AlwGahN层11电连接的方式,相互隔开地形成有源极电极21与漏极电极22。在源极电极21与漏极电极22之间，在AlwGapwN层11上堆积有厚度为t3的未掺杂AlyGai_yN层12。另外，在源极电极21与漏极电极22之间，在AlyG&1_yN层12的部分区域上，呈台面型形成有厚度为t4的未掺杂AlzGa1=N层13。在AlzGa1=N层13上，形成有肖特基势垒型栅极电极23。此外，这些AlwGanN层、AlyGa1^yN层和AlzGa1=N层均具有Ga原子面出现在作为(0001)面的上侧面上的Ga极性。另外，在图1中，AlwGai_wN层11中的虚线表示二维电子云。
[0049]图2的图表，示意性地表示图1的HFET中的能带结构的一个例子。即，该图表的横轴表示在深度方向上距AlzGa1=N层13的上表面的距离(nm)，纵轴表示电子能级(eV)，将费米能级Ef设为基准的OeV。另外,在图2的例子中，设定成:w = (XOlt1 = 1000nm, y =
0.21，t3 = 10nm，z = 0，t4 = 50nmo
[0050]图3是示意性地 表示HFET中的源极-栅极间电压Vgs与面电荷密度qns的关系的图表。如该图表中的实线的曲线所示，使源极-栅极间电压Vgs增大，面电荷密度qns成为正值时的Vgs与阈值电压Vth对应。
[0051]图3的图表所示的实线的曲线中正值的部分，能够利用由虚线表示的直线近似，面电荷密度qns (C/cm2)能够用与Vgs成比例的下式⑴表示。此外，该式⑴能够从电容模型导出。
[0052]qns = σ 31+ σ 43.t4 ε J (t3 ε 4+t4 ε 3) +C.(Vgs-Vb) (I)
[0053]在此，q表示电子的电荷，^表示面电子密度(sheet electron density) (cm_2),σ 31表示基于AlwGanN层11与AlyGa1J层12的极化差的正的面固定电荷密度，。43表示基于AlyGai_yN层12与AlzGahN层13的极化差的负的面固定电荷密度，t3和t4分别表示AlyGa1J层12和AlzGa1J层13的厚度，ε 3和ε 4分别表示AlyGa^N层12和AlzGa1J层13的介电常数，C表示沟道与栅极电极之间的单位面积电容(也称为栅极电容)，Vgs表示栅极-源极间电压，Vb表示(1/q) X (栅极电极的肖特基势垒高度)。
[0054]图4作为与式(I)相关的参考，在与图2对应的能带结构内示意性地表示面固定电荷密度σ 31和σ 43。
[0055]在HFET为常断型的情况下，在Vgs = Vth(阈值电压)时必须qns = Ο/cm2,因此，根据式(1)，式(2)成立，并能够变形为式(3)。
[0056]O = ο 31+ σ 43.t4 ε 3/ (t3 ε 4+t4 ε 3) +C.(Vth-Vb) (2)
[0057]Vth = Vb-(1/C).{ σ 31+ σ 43.t4 ε 3/ (t3 ε 4+t4 ε 3)} (3)
[0058]另外，因为1/C = Xj ε 3+t4/ ε 4，所以式(3)能够变形为式(4)。[0059]Vth = Vb- (t3/ ε 3+t4/ ε 4).{ σ 31+ σ 43.t4 ε J (t3 ε 4+t4 ε 3)} (4)
[0060]在此，假定ε3~ε 4，因此，式⑷能够变形为式(5)。
[0061 ] Vth ^ Vb- σ 31 (t3+t4) / ε 4-σ 43t4/ ε 4 (5)
[0062]另外，σ31依赖于AlwGanN层11与AlyGa1J层12的Al组成比，能够用Q31 =a (y-w)表示，σ 43依赖于AlyGapyN层12与AlzGa1=N层13的Al组成比，能够用σ 43 = a(z-y)表示。此外，a表示比例常数(C/cm2)。
[0063]因此，式(5)能够用式(6)表示，并能够变形为式(7)。
[0064]Vth ^ Vb-a (y-w) (t3+t4) / ε 4_a (z-y) t4/ ε 4 (6)
[0065]Vth ~Vb+a (w-z) t4/ε 4-a (y-w) t3/ε 4 (7)
[0066]在此，比例常数a能够通过实验求取,能够采用a = 8.65 X l(T6C/cm2的值。
[0067]图5 的图表表示在式(7)中假定为 t3 = 10nm、t4 = 50nm、y_w = 0.17 且 Vb = 1.0V的典型的值，依赖于(w-z)而得到的阈值电压Vth。即，图5的图表的横轴表示(w-z)，纵轴表示Vth(V)。由图5的图表可知，为了得到比Vth = OV高的Vth > IV的常断型的HFET，期望满足w-z >0.03的条件。另外可知，能够通过提高w的值来提高Vth。
[0068]另外，图6 的图表表示假定为 w = 0.04、y = 0.21、z = 0、t3 = IOnm 且 Vb = 1.0V的典型的值，在式(7)中依赖于&/%而得到的阈值电压Vth。即，图6的图表的横轴表示t4/t3，纵轴表示Vth(V) 。由图6的图表可知，为了得到比Vth = OV高的Vth > IV的常断型的HFET，期望满足t4/t3 > 4的条件。
[0069]图7的图表中的曲线D表示在图1的HFET中w = 0.05、& = 1000nm, y = 0.25、t3 = 10nm、z = O且t4 = 60nm,源极电极21和漏极电极22由TiAl层形成并且栅极电极由TiN层形成的情况下的实测的电压电流特性。
[0070]即，图7的图表的横轴表示源极-栅极间电压Vgs (V)，纵轴表示漏极电流Id (A/mm)。但是，源极-漏极间电压Vds被设定为与源极-栅极间电压Vgs相同的电压。在该图7的图表中可知，在Vgs大于2V之后Id上升,实际上阈值电压大于2V。
[0071]图8中的图表㈧表示在具有图(7)中的曲线D的特性的HFET中，与源极-漏极电压Vds的变化相伴的漏极电流Id的变化。即，图8中的图表的横轴表示源极-漏极间电压Vds(V),纵轴表示漏极电流Id(A/mm)。但是，该图表(A)所示的多个曲线，按从下方的曲线向上方的曲线的顺序，与源极-栅极间电压Vgs从OV至6V每提高IV的条件对应。
[0072]在图表(A)中，在OV至2V的源极-栅极间电压Vgs下，没观察到电流Id，在3V以上的源极-栅极间电压Vgs下，观察到电流Id。这与在图7中的曲线D中阈值电压大于2V对应。但是，在图表㈧中可知，即使使源极-栅极间电压Vgs与源极-漏极间电压Vds增大，漏极电流的增大也少。这意味着HFET的导通电阻比较高。
[0073](第一实施方式)
[0074]图9是表示本发明的第一实施方式的HFET的示意性截面图。与图1相比，该图9的HFET仅在以下方面不同:在AlwGanN层11与AlyGa1J层12之间插入有IOnm以上且小于50nm的厚度teh的未掺杂GaN沟道层11a。即，图1的HFET包含2重异质结，但是图9的HFET包含3重异质结。被插入的GaN沟道层Ila不包含作为与Ga不同的种类的原子的Al，因此，由异种原子导致的电子散射少，能够作为产生高的电子迁移率的沟道层使用，从该观点出发优选。[0075]图10的图表与图2的图表类似，示意性地表示图9的HFET包括厚度20nm的GaN沟道层Ila的情况下的能带结构。即使在这样包含3重异质结的图9的HFET中，也能够与包含2重异质结的图1的HFET的情况同样地应用电容模型。即，图9的HFET中的面电荷密度qns(C/cm2)也能够与上述的式(I)同样地用下式(Ia)表示。
[0076]qns — ( σ 3ch+ σ chl) + σ 43.t4 ε 3/ (t3 ε 4+t4 ε 3) +C.(Vgs_Vb) (Ia)
[0077]在此，σ chl表示基于AlwGa1J层11与GaN沟道层Ila的极化差的负的面固定电荷密度，σ 3c;h表示基于GaN沟道层Ila与AlyG&1_yN层12的极化差的正的面固定电荷密度。
[0078]图11作为与式(Ia)相关的参考，在与图10对应的能带结构内示意性地表示面固定电荷密度O chl> O 3ch和O 43。
[0079]将式(Ia)与式(I)进行比较可知，不同点仅在于式⑴中的σ31在式(Ia)中被替换为(o3c;h+0c;hl)。式(Ia)能够与式⑴的情况同样地进行变形，能够得到与式⑷同样的下式(4a)。
[0080]Vth = Vb- (t3/ ε 3+t4/ ε 4).{( σ 3ch+ σ chl) + σ 43.t4 ε 3/ (t3 ε 4+t4 ε 3)} (4a)
[0081 ] 图7的图表中的曲线T表示图9的HFET中的实测的电压电流特性。在该情况下，具有曲线T的特性的图9的HFET与具有曲线D的特性的图1的HFET相比，不同点仅在于:在Al0.05Ga0.95N层11与Ala25Gaa 75N层12之间插入有厚度tch = 20nm的GaN沟道层11a。如上所述，与AlGaN层相比，GaN层具有电子的高迁移率，因此，能够期待图9的HFET具有低导通电阻。
[0082]实际上，如通过 图7中的曲线D与T的对比和图8中的图表⑷与⑶的对比证实的那样，可知:包括GaN沟道层Ila的图9的HFET与图1的HFET相比，在相同的栅极-漏极电流间电压Vgs下呈现高的漏极电流Id，即具有低导通电阻。但是，在图7中的曲线D与T的对比中还可知:图1的HFET具有比2V高的阈值电压，而图9的HFET仅得到了约IV的比较低的阈值电压。这意味着，为了得到低导通电阻，优选图9的HFET，但是，为了得到高阈值电压，优选图1的HFET。
[0083]根据由上述的电容模型得到的式⑷和式(4a)的阈值电压Vth，期待在图9的HFET中也具有与图1的HFET同样的阈值电压Vth。但是，实际上，如图7所示，图9的HFET的阈值电压与图1的HFET相比明显降低。本发明人如以下那样对其理由进行了考察。
[0084]在通过MOCVD (有机金属气相沉积)使氮化物半导体层生长的情况下，来自反应容器中含有的二氧化硅的硅(Si)和来自作为氮化物半导体的原料的有机金属化合物的碳(C)，处于作为杂质被含有在沉积的氮化物半导体层内的趋势。这些杂质在远离导带的下限能级Ev的深的位置形成施主状杂质能级。可以认为，当这样的深的杂质能级位于费米能级附近时，该杂质能级成为固定电荷而对费米能级产生影响，其结果，对HFET的阈值电压产生不良影响。
[0085]在图9 的 HFET 中 w = 0.05、h = lOOOnm、tch = 20nm、y = 0.25、t3 = 10nm、z =0且t4 = 60nm的情况下，图12A示意性地表示在不包含深的杂质能级的条件下不存在空穴时的能带结构，图12B示意性地表示在包含深的杂质能级的条件下不存在空穴时的能带结构。在图12B的情况下，杂质浓度Ndd为1017cnT3，深的杂质能级Edd位于比价电子带的上限Ev高1.42eV的位置。
[0086]在包含3重异质结的HFET中，如图12A所示，Alci ci5Gatl 95N层11中的费米能级Ef在其3重异质结的附近存在于价电子带的上限附近。但是，当在Alatl5Gaa95N层11中存在深的杂质能级Edd时，如图12B所示，费米能级Ef在深的杂质能级Edd附近被束缚。可以认为，其结果，使导带的下限E。降低，作为其结果，在包含3重异质结的HFET中，阈值电压Vth降低。
[0087]图13A和图13B示意性地表示关于与图12A和图12B相比仅在不包含GaN沟道层Ila这一点不同的包含2重异质结的HFET的能带结构。在包含2重异质结的HFET中，如图13A所示，Alatl5Gaa95N层11中的费米能级Ef在其2重异质结附近也存在于禁带的大致中央。在该情况下，即使在AlaU5Gall95N层11中存在深的杂质能级Edd,如图13B所不,费米能级Ef从深的杂质能级Edd受到的影响也小。因此，可以认为:导带的下限E。受到的影响也小，作为其结果，在包含2重异质结的HFET中，即使存在深的杂质能级，阈值电压Vth也几乎不降低。
[0088](第二实施方式)
[0089]图14用示意性的截面图表示本发明的第二实施方式的HFET。与图9相比，该图14的HFET仅在以下方面不同:在AlwGanN层11与GaN沟道层Ila之间，插入有厚度为t2的AlxGa^N层lib。即，图9的HFET包含3重异质结，而图14的HFET包含4重异质结。
[0090]在这样包含4重异质结的图14的HFET中，也能够与包含3重异质结的图9的HFET的情况同样地应用电容模型。即，图14的HFET中的面电荷密度qns(C/cm2)也能够与上述的式(Ia)同样地用下式(Ib)表示。
[0091]qns — ( σ 3ch+ σ ch2+ σ 21) + σ 43.t4 ε J (t3 ε 4+t4 ε 3) +C.(Vgs_Vb) (Ib)
[0092]在此，σ 21表 示基于AlwGa1J层11与AlxGa1J层Ilb的极化差的正的面固定电荷密度，σ μ表示基于AlxGahN层Ilb与GaN沟道层Ila的极化差的负的面固定电荷密度。
[0093]与图11类似的图15作为与式(Ib)相关的参考，在能带结构内示意性地表示面固定电荷密度σ 21、σ ch2> σ 3c;h和σ 43。在该情况下，与图11所示的3重异质结相比，图14的4重异质结仅在包含厚度t2 = 20nm的Alatl8Gaa92N层Ilb这一点不同。
[0094]将式(Ib)与式(I)进行比较可知，不同点仅在于式⑴中的σ31在式(Ib)中被替换为(o3c;h+0c;h2+021)。式(Ib)也能够与式⑴的情况同样地进行变形，能够得到与式
(4)和式(4a)同样的下式(4b) ο
[0095]Vth — Vb- (t3/ ε 3+t4/ ε 4).{( σ 3ch+ σ ch2+ σ 21) + σ 43.t4 ε J (t3 ε 4+t4 ε 3)} (4b)
[0096]图7的图表中的曲线Q表示图14的HFET中的实测的电压电流特性。即，具有曲线Q的特性的图14的HFET与具有曲线D的特性的图1的HFET相比，不同点在于:不仅在Alatl5Gaa95N层11与Ala25Gaa75N层12之间插入有厚度tch = 20nm的GaN沟道层11a，而且在Al0.05Ga0.95N层11与GaN沟道层Ila之间插入有Al。.^aa9N层lib。如上所述，与AlGaN层相比，GaN层具有电子的高迁移率，因此，能够期待图9的HFET也具有低导通电阻。
[0097]实际上，如通过图7中的曲线D与Q的对比和图8中的图表(A)与(C)的对比证实的那样，可知:包括GaN沟道层I Ia的图14的HFET与图1的HFET相比，在相同的栅极-漏极电流间电压Vgs下呈现高的漏极电流Id，即具有低导通电阻。另外，在图7中的曲线T与Q的对比和图8中的图表(B)与(C)的对比中还可知:虽然图14的HFET与图9的HFET相比具有稍高的导通电阻，但是在图9的HFET中仅得到了约IV的低阈值电压，而在图14的HFET中具有约2V的高阈值电压。本发明人如以下那样对其理由进行了考察。[0098]图16A和图16B示意性地表示关于与图12A和图12B相比仅在附加地包括Ala Aaa#层Ilb这一点不同的包含4重异质结的HFET的能带结构。与关于包含2重异质结的HFET的图13A类似，在包含4重异质结的HFET中，如图16A所示，Ala05Gaa95N层11中的费米能级Ef在其4重异质结附近也存在于禁带的大致中央。在该情况下，即使在Alatl5Gaa95N层11中存在深的杂质能级Edd，如图16B所示，费米能级Ef从深的杂质能级Edd受到的影响也小，导带的下限Ec受到的影响也小。可以认为，作为其结果，与包含2重异质结的HFET的情况类似，在包含4重异质结的HFET中也是，即使存在深的杂质能级，阈值电压Vth也不怎么降低。
[0099]以下，对图14的HFET中的AlxGa1J层Ilb的厚度t2的优选范围进行考察。首先，期望厚度t2大于lnm。这是因为，当t2为Inm以下时，实质上失去AlxGa^xN层Ilb的插入效果，包含4重异质结的图14的HFET实质上变成与包含3重异质结的图9的HFET同样。
[0100]另一方面，由AlwGanN层11、AlxGa1^xN层Ilb和GaN沟道层Ila形成的异质结的附近的能带结构受到W、X、t2和U影响。
[0101]图17A表示在t2为60nm的大的值、tch = 20nm、x = 0.1且w = 0.05的情况下,不存在空穴时的图14的HFET的能带结构。在该情况下，如图17A所示，在AlwGanN层11与AlxGa1J层Ilb的异质界面产生二维电子云(2deg)，图14的HFET的阈值电压Vth降低。
[0102]图17B表示在X为比较大的0.2的值、t2 = 20nm> tch = 20nm且w = 0.05的情况下，不存在空穴时的图14的HFET的能带结构。在该情况下也是，如图17B所示，在AlwGanN层11与AlxGa1J层Ilb的异质界面产生二维电子云(2deg)，图14的HFET的阈值电压Vth降低。
[0103]在上述的图17A 和图17B的情况下，均满足t2 > 2wtch/(χ-w)的关系。因此，为了避免图14的HFET的阈值电压Vth的降低，期望满足t2 < 2wtch/(x-w)的条件。
[0104]图17C表示在满足t2 < 2wtch/ (x-w)的t2 = wtch/ (χ-w)的情况下,不存在空穴时的图14的HFET的能带结构。在该情况下，由图17C可知，在AlwGa1J层11与AlxGa1J层Ilb的异质界面不产生二维电子云(2deg)，能够避免图14的HFET的阈值电压Vth的降低。
[0105]此外，在上述的实施方式中对包括未掺杂GaN沟道层Ila的HFET进行了说明，但是，可以出于提高沟道层Ila中的电子的迁移率的目的，相对于Ga以0.05以下的小的组成比、例如0.03的组成比添加In。另外，在HFET中包含的未掺杂AlxGa1J层Ilb中，可以从其下表面侧向上表面侧，使X的值在0.05至0.15的范围内逐渐增加。另外，HFET中包含的台面型的AlzGa1=N层13，在期望的情况下也能够用P型GaN层或InAlGaN层替换。
[0106]产业上的可利用性
[0107]如以上所述，根据本发明，能够简便地以低成本提供具有高阈值电压和低导通电阻的常断型HFET。
[0108]符号说明
[0109]10缓冲层；
[0110]11 未掺杂 AlwGanN 层；
[0111]I Ia 未掺杂 GaN 层；
[0112]Ilb 未掺杂 AlxGa1^N 层；
[0113]12 未掺杂 AlyGaLyN 层；[0114]13未掺杂 AlzGa1-A 层；
[0115]21源极电极；
[0116]22漏极电极；
[0117]23肖特基势垒型 栅极电极。
【权利要求】
1.一种常断型HFET，其特征在于，包括: 依次叠层的厚度为h的未掺杂AlwGanN层、厚度为t2的未掺杂AlxGahN层和厚度为tch的未惨杂GaN沟道层； 与所述沟道层电连接并且相互隔开地形成的源极电极和漏极电极； 在所述源极电极与所述漏极电极之间在所述沟道层上形成的厚度为t3的未掺杂AlyGa卜yN 层； 在所述源极电极与所述漏极电极之间在所述AlyG&1_yN层的部分区域上呈台面型形成的厚度为&的AlzGa1=N层；和 在所述AlzGa1=N层上形成的肖特基势垒型栅极电极，
满足 y > X > w > z、h > t4 > t3 和 2wtch/ (χ-w) > t2 > Inm 的条件。
2.如权利要求1所述的常断型HFET，其特征在于: 满足w-z > 0.03的条件。
3.如权利要求1或2所述的常断型HFET，其特征在于: 满足t4/t3 > 4的条件。
4.如权利要求1~3中任一项所述的常断型HFET，其特征在于: 所述AlzGa1=N层未惨杂。
5.如权利要求1~4中任一项所述的常断型HFET，其特征在于: 栅极电极包括Ni/Au叠层、WN层、TiN层、W层和Ti层中的任一个。
6.如权利要求1~5中任一项所述的常断型HFET，其特征在于: 所述AlwGa^N层、所述AlxGa1J层、所述GaN沟道层、所述AlyGa1J层和所述AlzGa1J层均具有Ga原子面出现在作为(0001)面的上侧面上的Ga极性。
7.一种常断型HFET，其特征在于，包括: 依次叠层的厚度为h的未掺杂AlwGanN层和厚度为的未掺杂GaN沟道层； 与所述沟道层电连接并且相互隔开地形成的源极电极和漏极电极； 在所述源极电极与所述漏极电极之间在所述沟道层上形成的厚度为t3的未掺杂AlyGa卜yN 层； 在所述源极电极与所述漏极电极之间在所述AlyG&1_yN层的部分区域上呈台面型形成的厚度为&的AlzGa1=N层；和 在所述AlzGa1=N层上形成的肖特基势垒型栅极电极， 满足y > w > z和> t4 > t3的条件。
【文档编号】H01L29/812GK104025271SQ201280064746
【公开日】2014年9月3日 申请日期:2012年12月12日 优先权日:2011年12月27日
【发明者】J·K·特怀南 申请人:夏普株式会社