具有双端存储器胞元的存储器阵列架构的制作方法

具有双端存储器胞元的存储器阵列架构的制作方法
【专利摘要】一种存储器阵列包括：沿第一方向延伸的字线；沿第二方向延伸的位线；存储器单元，所述存储器单元具有耦接至所述位线的读取晶体管、至少一个双端存储器胞元，以及选择晶体管，所述双端存储器胞元具有耦接至所述字线的第一末端以及耦接至所述读取晶体管的栅极的第二末端。所述双端存储器胞元的所述第二末端耦接至由所述选择晶体管的漏极和所述读取晶体管的栅极所共用的共同节点。
【专利说明】具有双端存储器胞元的存储器阵列架构

【技术领域】
[0001] 本发明涉及包括双端存储器胞元(例如，电阻型存储器胞元）的存储器阵列架构。

【背景技术】
[0002] 电阻型随机存取存储器（RRAM)是一类电阻型存储器，并且近来作为对于超高密度 非易失性信息存储的可能候选方案而受到广泛关注。典型的RRAM器件具有设置在一对电 极之间的绝缘体层，并且会表现出阻滞电阻切换效应（hysteretic resistance switching effect)。
[0003] 电阻切换的现象解释如下：由于在二元氧化物(例如，NiO和Ti02)中的焦耳加热 和电化学过程，或是对于包含氧化物、硫族化物和聚合物的离子型道题的氧化还原过程，在 绝缘体层内部形成导电丝。电阻切换现象也可以用在Ti02和非晶硅（a-Si)膜中的场协助 下的离子扩散来解释。
[0004] 在a-Si结构的情况中，电场引发下的金属离子向硅的扩散导致导电丝的形成，从 而降低a-Si结构的电阻。在偏置(或编程)电压去除之后这些导电丝仍然存在，从而使器件 具有非易失性特性，这些导电丝也可以通过在施加的极性相反的电压的动力下离子朝金属 电极的反向流动来去除。
[0005] 基于a-Si结构的电阻型器件，尤其是形成在多晶硅上的器件，通常表现出良好的 耐用性或生命周期。但是，如果在重复的写入和读取循环中，如果对器件施加了过大的偏置 电压，电阻型器件的耐用性会降低，这部分是因为焦耳加热以及在a-Si结构中的不必要的 大量金属离子的移动。另外，一般来说，RRAM器件的产率受到电成型工艺的影响，在此期间， 通过向器件施加较大的电压(或电流）信号，导电路径的主要部分形成在切换介质中。


【发明内容】

[0006] 本发明涉及包括双端存储器胞元(例如，电阻型存储器胞元）的存储器阵列架构。 该存储器阵列包括多个存储器单元，每一个存储器单元包括编程/擦除晶体管、读取晶体 管以及至少一个诸如RRAM的双端存储器胞元。
[0007] 在一个实施例中，一种非易失性存储器器件包括：沿第一方向延伸的字线；沿第 二方向延伸的位线；以及存储器单元，所述存储器单元具有耦接至所述位线的读取晶体管、 至少一个双端存储器胞元以及选择晶体管，所述双端存储器胞元具有耦接至所述字线的第 一末端以及耦接至所述读取晶体管的栅电极的第二末端。
[0008] 在另一个实施例中，一种非易失性存储器器件包括以行与列的阵列布置的多个存 储器单元，每一个所述存储器单元具有多个电阻型存储器胞元，每一个电阻型存储器胞元 具有第一末端和第二末端。多个字线沿第一方向延伸，并且具有与第一行存储器单兀相关 联的第一组字线、与第二行存储器单元相关联的第二组字线以及与第三行存储器单元相关 联的第三组字线。多个位线沿第二方向延伸，并且具有与第一列存储器单元相关联的第一 组位线、与第二列存储器单元相关联的第二组位线以及与第三列存储器单元相关联的第三 组位线。提供多个读取晶体管，每一个读取晶体管与所述存储器单元中的一个存储器单元 相关联并且具有耦接至所述位线中的一个位线的漏电极。提供多个选择晶体管，每一个选 择晶体管与所述存储器单元中的一个存储器单元相关联。多个选择线具有耦接至与所述第 一列存储器单元相关联的选择晶体管的栅电极的第一选择线、耦接至与所述第二列存储器 单元相关联的选择晶体管的栅电极的第二选择线，以及耦接至与所述第三列存储器单元相 关联的选择晶体管的栅电极的第三选择线。多个源极线具有耦接至与所述第一行存储器单 元相关联的选择晶体管的源电极的第一源极线、耦接至与所述第二行存储器单元相关联的 选择晶体管的源电极的第二源极线，以及耦接至与所述第三行存储器单元相关联的选择晶 体管的第三源极线。所述电阻型存储器胞元的第一端耦接至相应的字线，而所述电阻型存 储器胞元的第二端耦接至相应的共同节点，每一共同节点由所述选择晶体管的一个的漏电 极和相应的读取晶体管的栅电极共用。
[0009] 在另一个实施例中，存储器器件的存储器单元包括：多个电阻型存储器胞元；选 择晶体管，具有耦接至共同节点的漏电极、耦接至选择线的栅电极以及耦接至源极线的源 电极；以及读取晶体管，具有耦接至位线的漏电极以及耦接至所述共同节点的栅电极。每一 个电阻型存储器胞元具有耦接至字线的第一末端和耦接至所述共同节点的第二末端，以及 设置在所述第一末端与所述第二末端之间的切换介质。
[0010] 在又一个实施例中，一种用于编程存储器器件的方法包括提供存储器单元，所述 存储器单元具有：多个电阻型存储器胞元；选择晶体管，具有耦接至共同节点的漏电极、耦 接至选择线的栅电极和耦接至源极线的源电极；读取晶体管，具有耦接至位线的漏电极和 耦接至所述共同节点的栅电极，其中每一个电阻型存储器胞元具有耦接至字线的第一末端 和耦接至所述共同节点的第二末端，以及设置在所述第一末端与所述第二末端之间的切换 介质。所述方法进一步包括选择至少一个电阻型存储器胞元；以及对与所选存储器胞元相 关联的字线施加相对于所述共同节点的第一电位。
[0011] 在又一个实施例中，所述第一电位是正电位。所述方法进一步包括对与所选存储 器胞元相关联的字线施加所述编程电压；以及对所述选择晶体管的栅电极施加选择电压以 开启所述选择晶体管。
[0012] 在又一个实施例中，所述第一电位对应于足够在所选电阻型存储器胞元处于低阻 态时使电流流过所选电阻型存储器胞元的读取电压，所述读取电压不足以改变所选存储器 胞元的阻态。
[0013] 在又一个实施例中，所述第一电位是负电位。所述方法进一步包括对所述源极线 施加擦除电压；对与所选存储器胞元相关联的字线施加大约0伏特；以及对所述选择晶体 管的栅电极施加选择电压以开启所述选择晶体管。
[0014] 将在附图和以下描述中阐述一个或多个实施例的细节。其他特征、目标和优势从 描述、附图及权利要求中将一目了然。

【专利附图】

【附图说明】
[0015] 以下将结合附图来描述示例性实施例，其中相似标记表示相似胞元，其中：
[0016] 图1所示为根据本发明的实施例的包括底电极、切换介质和顶电极的非易失性存 储器器件。
[0017] 图2A所示为根据本发明的实施例的器件的电阻切换特性。
[0018] 图2B所示为根据本发明的实施例的器件的电阻切换特性。
[0019] 图3A所示为通过向顶电极施加编程电压Vpth而处于开启状态的双端器件。
[0020] 图3B所示为通过向顶电极施加擦除电压Veth而处于关断状态的双端器件。
[0021] 图4所示为根据本发明的实施例基于非晶硅（a-Si)的交叉型存储器阵列。
[0022] 图5所示为根据本发明的实施例的非易失性存储器器件的方块图。
[0023] 图6所示为根据本发明的实施例的包括多个存储器单元的存储器阵列。
[0024] 图7所示为根据本发明的实施例的包括多个存储器单元的存储器阵列，其中每一 个存储器单元包括读取晶体管、多个电阻型存储器胞元以及选择晶体管。
[0025] 图8所示为根据本发明的实施例的存储器器件的编程操作。
[0026] 图9所示为根据本发明的实施例的存储器器件的位擦除操作。
[0027] 图10所示为根据本发明的实施例的存储器器件的页擦除操作。
[0028] 图11所示为根据本发明的实施例的存储器器件的读取操作。
[0029] 图12所示为根据本发明的另一个实施例的存储器器件的读取操作。
[0030] 图13所示为根据本发明的另一个实施例的存储器器件的读取操作。
[0031] 图14所示为根据本发明的实施例的位线感测操作。

【具体实施方式】
[0032] 本发明涉及包括双端存储器胞元(例如，电阻型存储器胞元）的存储器阵列架构。 该存储器阵列包括多个存储器单元，每一个存储器单元包括编程/擦除晶体管、读取晶体 管以及至少一个双端存储器胞元。该双端存储器胞元包括RRAM、相变存储器、磁阻型随机存 取存储器（MRAM)、自旋转移矩RAM (STT-RAM)等。
[0033] 图1所示为根据本发明的实施例的包括底电极102、切换介质104和顶电极106的 非易失性存储器器件100。切换介质104表现出可以使用恰当的控制电路选择性地设置成 各种值的电阻。在本实施例中，器件100是双端电阻型存储器器件，例如电阻型随机存取存 储器（RRAM)。如本领域的技术人员所了解，器件100也可以用作其他类型的器件，诸如可编 程的可变电容器。
[0034] 该电阻型存储器器件为具有在顶电极和底电极之间设置的切换介质的双端器件。 该切换介质的电阻可以通过向该等电极施加电信号来控制。该电信号可以是基于电流或基 于电压的。如在本文中使用，术语"RRAM"或"电阻型存储器件"或"电阻型存储器胞元"指 的是电阻可以通过施加电信号来控制的切换介质，无需该切换介质的铁电性、磁化和相变。
[0035] 在本实施例中，器件100是基于无定形硅或非晶硅的电阻型存储器器件，并且使 用无定形娃（a-Si)来作为切换介质104。切换介质104的电阻会随着由于所施加的电压而 在a-Si切换介质104内的导电丝的形成或消失而改变。顶电极106为含有银（Ag)的导电层 并且在a-Si切换介质104中用作导电丝形成离子的来源。尽管在本实施例中使用的是银， 但是应理解，顶电极106可以用各种其他适宜金属来形成，诸如金（Au)、镍（Ni)、铝（A1)、铬 (Cr)、铁（Fe)、锰（Mn)、钨（W)、钒（V)和钴（Co)。底电极102是与a-Si切换介质104的下 端面相接触的掺杂了硼的或其他类的P型多晶硅电极。
[0036] 图2A所示为根据本发明的实施例的器件100的电阻切换特性。切换介质104表 现出双极切换机制。切换介质104的电阻会随着经由顶电极106和底电极102施加给切换 介质104的电流信号的极性和幅度而变化。当施加了等于或等于编程阈值电压(或编程电 压)Vpth的正电压时，器件100改变为开启状态(低阻态)。在一个实施例中，该编程电压会 根据用于切换介质104和顶电极106的材料而处于1伏特至5伏特的范围中。当施加了等 于或大于擦除阈值电压（或擦除电压）Veth的负电压时，器件100切换回至关断状态（高阻 态)。在一个实施例中，该擦除电压处于-1伏特至-5伏特的范围中。如果所施加的电压介 于这两个阈值电压Vpth与Veth之间，则器件状态不受影响，从而实施低电压的读取过程。 一旦器件100被设置为特定的电阻态，器件100会在不需电力的情况下将信息保留一定的 时间（或保留时间）。
[0037] 图2A所示为根据本发明的实施例的器件100的非整流切换特性。当给顶电极106 施加相对于底电极102的正电位时，电流从顶电极106流向底电极102。另一方面，如果给 顶电极106施加相对于底电极的负电位，电流朝相反方向流动。
[0038] 另一方面，图2B所示为根据本发明的另一个实施例的器件100的整流切换特性。 当给顶电极106施加相对于底电极102的正电位时，电流从顶电极106流向底电极102,但 是，即使是在给顶电极106施加相对于底电极102的负电位的情况下，也不会有反向的电 流。在该实施例中，器件100表现出类似二极管的行为，并且可以用包括与二极管串联连接 的电阻器的等效电路来表示。通过控制流过该器件的电流的量，器件100可以经控制以表 现出整流或非整流特性，下文将对此进行解释和详细描述。
[0039] 图3A和图3B所示为根据本发明的实施例在开启状态和关断状态期间器件100的 切换机制。在a-Si切换介质104中的切换是根据由于施加给器件100的电极102和106 的编程和擦除电压而在a-Si切换介质104中出现的在导电丝区域中的导电丝或多个导电 丝的形成和消失。
[0040] 图3A所示为通过给顶电极106施加编程电压Vpth而置于开启状态(或编程状态） 的器件100。由a-Si制成的切换介质104设置在底电极102与顶电极106之间。切换介质 104的上部包括金属区域(或导电路径)302,其从顶电极106延伸至底电极102上方约10nm 处。在电成型工艺期间，当给顶电极102施加略大于随后的切换电压(例如，1?5V)的电 压时，形成金属区域302。此大电压会导致电场诱发的金属离子从顶电极106朝底电极102 的扩散，从而形成连续的导电路径303。切换介质104的下部限定出导电丝区域304,其中 当在电成型工艺之后施加编程电压Vpth时，形成导电丝305。在电成型工艺期间，区域303 和305也可以一起形成。导电丝305包括一系列金属粒子，当所施加的编程电压Vpth提供 足够的活化能以将大量金属离子从金属区域302朝底电极102推动时，这些金属粒子会被 捕集在切换介质104的下部中的缺陷位点中。
[0041] 导电丝305被认为包含大量金属粒子，能通过不导电的切换介质彼此分开，并且 不会形成连续的导电路径，与金属区域302中的路径303不同。视实施情况而定，导电丝 305延伸约2-10nm。在开启状态下的导电机制为通过导电丝305中的金属粒子的电子穿隧。 器件电阻由金属粒子306与底电极102之间的穿隧电阻主导。金属粒子306为在导电丝区 域304中最接近底电极102的金属粒子，并且是在开启状态下的在导电丝区域304中的最 后一个金属粒子。
[0042] 图3B所示为通过对顶电极106施加擦除电压Veth而处于关断状态(或擦除状态） 的器件1〇〇。擦除电压Veth施加足够的电磁力使被捕集在a-Si的缺陷位点中的金属粒子 平移并且使导电丝305从导电丝区域304至少部分地消失。在关断状态下最接近底电极 102的金属粒子308与底电极102相距大于在开启状态下的金属粒子306的距离。这种在 金属粒子308与底电极102之间的增大的距离将器件100置于较之于开启状态的高阻态。 在一个实施例中，在开启/关断状态之间的电阻比为10E3至10E7。器件100在开启状态 下行为像电阻器而在关断状态下行为像电容器。也就是说，在关断状态下，切换介质104不 会传导任何有意义的数量的电流，基本上为介电质。在一个实施方案中，电阻在开启状态中 为10E5欧姆，而在关断状态中为10E10欧姆。在另一个实施方案中，电阻在开启状态中为 10E4欧姆，而在关断状态中为10E9欧姆。在又一个实施方案中，电阻在关断状态下为至少 10E7欧姆。
[0043] 回顾图2A和图2B，通过控制流过器件100的电流的量，器件100可以经控制以表 现出类似二极管的行为。如果流过器件100的量小于阈值量，器件100会表现出类似二极 管的行为，从而防止出现从底电极102到顶电极106的反向电流。在一个实施例中，阈值电 流为10微安，使得如果电流为10微安或10微安以上，器件1〇〇表现出非整流特性（图2A)， 而如果电流小于10微安，器件100表现出整流特性(见图2B)。阈值电流可以随着器件实施 方案而变化，例如随着所用材料以及器件100的大小而变化。
[0044] 据信，施加给底电极102的负电位使得最接近底电极102的金属粒子306 (见图 3A)在不从导电丝区域304平移的情况下略微向上移动。这种在金属粒子306与底电极102 之间的增加的距离增大了电阻并且防止有电流从底电极102流向金属粒子306。但是，如果 电流等于或大于阈值水平，会出现从底电极102通过金属粒子306的突发大电流。
[0045] 图4所示为根据本发明的实施例的基于无定形硅（a-Si)的交叉型存储器阵列 400。交叉型存储器阵列400包括沿第一方向延伸的底电极402的平行阵列。在一个实施 例中，底电极402包括底金属（未示出）以及在底金属上形成的p型多晶硅(未示出）。在本 实施例中，底电极402为纳米级。例如，底电极402具有大约40nm的宽度和大约60nm的间 距。
[0046] 顶电极404的平行阵列沿第二方向延伸以与底电极402交叉。顶电极404包括能 够供应诸如银（Ag)、镍（Ni)、铝（A1)、铬（Cr)、铁（Fe)、锰（Mn)、钨（W)、钒（V)和钴（Co)的金 属。在一个实施例中，顶电极404和底电极402彼此正交。顶电极404为具有大约60nm的 宽度和大约150nm的间距的纳米线。
[0047] 这两个阵列402和404的每一个交点406形成一个双端电阻型存储器胞元408。在 每一交点406出的存储器胞元408包括由切换层410分开的两个电极402和404。该切换 层或结构可以具有与底电极402的宽度基本上相同或比其更窄的宽度。在一些实施例中， 在交叉型存储器阵列中的每一个存储器胞元可以存储一个单个位。在其他实施例中，该等 存储器胞元表现出多级电阻，从而允许在每一胞元中存储多个位。
[0048] 在本实施例中，切换层410包括无定形硅或其他非晶硅。如在本文中使用，术语 "无定形硅"指的是基本上是无定形相并且可以包括晶体硅小颗粒的硅材料。如在本文中使 用，术语"非晶硅"指的是表现出可控电阻的无定形硅或无定形多晶硅，或其组合等。
[0049] 在一个实施例中，上文所描述的交叉型存储器阵列可以在硅基板上制造。在另一 个实施例中，也可以使用III-V型半导体化合物(诸如砷化镓（GaAs)、氮化镓（GaN)、氮化硼 (BN)等）或II-VI型半导体化合物(诸如硒化铬、碲化锌等）来作为基板。
[0050] 图5所示为根据本发明的实施例的非易失性固态电阻型切换器件500的方块图。 器件500包括包括多个存储器单元的存储器阵列502。每一存储器单元包括多个电阻型存 储器胞元。在本实施例中，该等电阻型存储器胞元处于N0R配置中，其中每一个电阻型存储 器胞元可以与在同一存储器单元中的其他电阻型存储器胞元独立地存取。在其他实施例 中，该等电阻型存储器胞元可以是NAND、交叉型或其他配置。行解码器504接收要操作的电 阻型存储器胞元的地址，并且选择与该电阻型存储器胞元相关联的字线。列解码器506接 收要操作的电阻型存储器胞元的地址，并且选择与该电阻型存储器胞元相关联的位线。选 择线解码器508接收该电阻型存储器胞元的地址，并且选择出与包括该电阻型存储器胞元 的存储器单元相关联的选择线。源极开关510将适宜于要执行的操作的电压施加给该存储 器单元的源极线。感测放大器512感测通过所选位线的电流以确定该存储器单元中的所选 电阻型存储器胞元是被编程还是被擦除。输出缓冲器514接收由感测放大器512所感测到 的数据并且根据输出启用信号将该数据输出到数据总线。
[0051] 图6所示为根据本发明的实施例的包括多个存储器单元602的存储器阵列600。 每一个存储器单元602被字线606、位线608和选择线610所独一地识别。源极线612提供 适宜于执行给定操作的电压。在本实施例中在识别存储器单元602时不需要源极线612。 在其他实施例中，可以使用源极线612来识别特定的存储器单元602。
[0052] 每一个存储器单元602包括至少一个电阻型存储器胞元(见图7)来存储信息。该 电阻型存储器胞元根据实施方案存储一个或多个位。每一个电阻型存储器胞元耦接至字线 606。尽管在图6中针对每一个存储器单兀602仅不出了一个字线606,但是可以根据实施 方案针对存储器单元602提供任何数目的字线。在一个实施例中，每一个存储器单元602 具有12个电阻型存储器胞元和12个与其关联的字线。在另一个实施例中，每一个存储器 单元602具有32个电阻型存储器胞元和32个与其关联的字线。在又一个实施例中，每一 个存储器单元602具有64个电阻型存储器胞元和64个与其关联的字线。
[0053] 图7所示为根据本发明的实施例的包括以行与列布置的多个存储器单元 702a-702i的存储器阵列700。每一个存储器单元包括读取晶体管704、编程/擦除晶体管 706 (也被称作"选择晶体管")，以及用于存储数据的多个电阻型存储器胞元708a、708b和 708c。由于数据存储在这些电阻型存储器胞元中，因此不需要将晶体管704缩小到纳米尺 度来提供所需的器件密度，与使用晶体管来存储数据的那些存储器器件（闪存存储器器件 和DRAM存储器器件）不同。
[0054] 读取晶体管704的栅电极和编程/擦除晶体管706的漏电极共用一个共同电极。 电阻型存储器胞元708a、708b和708c的底电极耦接至该共用节点，该共同节点将读取晶体 管704的栅电极与编程/擦除晶体管706的漏电极相互连接。在存储器单元中的每一电阻 型存储器胞元可以与在同一存储器单元中的其他存储器胞元独立地编程、擦除或读取。为 便于说明，针对每一存储器单元仅示出三个电阻型存储器胞元708a、708b和708c，但是它 们的数字可随着实施方案变化。
[0055] 在本实施例中，电阻型存储器胞元708a、708b和708c操作以表现出类似二极管的 特性，使得电流从顶电极(例如，字线）流向底电极(例如，连接至该读取晶体管的栅电极的 共同节点）。因此，每一个电阻型存储器胞元表现出与二极管串联连接的电阻器的特性。这 种单向电流防止了与潜行电流相关联的问题，无需使用本来需要更大的器件制造复杂性和 较大的器件使用面积的外部二极管。
[0056] 回顾图7,存储器阵列700具有根据存储器单元的行分组的字线。多个第一字线 710a、710b和710c与在第一行中的存储器单元702a、702b和702c相关联。这些第一字线 中的每一个均连接至在第一行中的每一个存储器单元的存储器胞元中的一个存储器胞元 的电极。例如，第一字线710a、710b和710c分别连接至存储器单元702b的电阻型存储器胞 元708a、708b和708c。多个第二字线712a、712b和712c与在第二行中的存储器单元702d、 702e和702f相关联。该等第二字线中的每一个均连接至在第二行中的每一个存储器单元 中的存储器胞元中的一个存储器胞元的电极。多个第三字线714a、714b和714c与在第三 行中的存储器单元702g、702h和702i相关联。所述第三字线中的每一个均连接至在第三 行中的每一个存储器单元的存储器胞元中的一个存储器胞元的顶电极。
[0057] 在一个实施例中，每一组字线具有与在存储器单元中的存储器胞元的数目相同数 目的字线。例如，根据在每一存储器单元中的存储器胞元的数目，每一组字线可以具有8个 字线、16个字线、32个字线或64个字线。视实施方案而定，数据的页可以由每一字线、每一 存储器单元或每一行存储器单元来定义。
[0058] 第一位线716连接至在第一列中的存储器单元702a、702d和702g的读取晶体管 的漏极。第二位线718连接至在第二列中的存储器单元702b、702e和702h的读取晶体管 的漏极。第三位线720连接至在第三列中的存储器单元702c、702f和702i的读取晶体管 的漏极。
[0059] 第一选择线722连接至在第一列中的存储器单元702a、702d和702g的编程/擦 除晶体管的栅极。第二选择线724连接至在第二列中的存储器单元702b、702e和702h的 编程/擦除晶体管的栅极。第三选择线726连接至在第三列中的存储器单元702c、702f?和 702i的编程/擦除晶体管的栅极。在本实施例中，通过选择相关联的字线、位线以及选择线 来选择出要操作的存储器单元。
[0060] 第一源极线728连接至在第一行中的存储器单元702a、702b和702c的编程/擦 除晶体管的源极。第二源极线730连接至在第二行中的存储器单元702d、702e和702f?的 编程/擦除晶体管的源极。第三源极线732连接至在第三行中的存储器单元702g、702h和 702i的编程/擦除晶体管的源极。在本实施例中，该等源极线根据要在所选的电阻型存储 器胞元上执行的操作来给该等编程/擦除晶体管提供恰当的电压。在一个实施例中，每一 个存储器单元与至少一个字线、位线和选择线相关联。在一个实施例中，每一个存储器单元 具有8个存储器胞元，并且与8个字线相关联。在另一个实施例中，每一个存储器单元具有 16个存储器胞兀并且与16个字线相关联。在另一个实施例中，每一个存储器单兀具有32 个存储器单元并且与32个字线相关联。
[0061] 在操作中，根据要执行的操作，通过对存储器阵列700的字线、位线、选择线以及 源极线施加预定的电压，来操作电阻型存储器胞元，例如，编程、擦除或读取。由于这些电阻 型存储器胞元被提供在这些字线与读取晶体管的栅极之间，而不是在这些位线的路径中， 存储器阵列700读取快速。以下为根据本发明的实施例的操作表格。
[0062]表 1
[0063]

【权利要求】
1. 一种存储器阵列，包括： 字线，沿第一方向延伸； 位线，沿第二方向延伸；以及 具有耦接至所述位线的读取晶体管的存储器单元、至少一个双端存储器胞元，以及选 择晶体管，所述双端存储器胞元具有耦接至所述字线的第一末端以及耦接至所述读取晶体 管的栅电极的第二末端。
2. 如权利要求1所述的存储器阵列，其中所述双端存储器胞元的所述第二末端耦接至 由所述选择晶体管的漏电极和所述读取晶体管的所述栅电极所共用的共同节点。
3. 如权利要求2所述的存储器阵列，其中所述器件具有多个字线，并且其中所述存储 器单元具有多个双端存储器胞元，每一个双端存储器胞元具有耦接至所述字线中的一个字 线的第一末端以及耦接至所述共同节点的第二末端。
4. 如权利要求3所述的存储器阵列，进一步包括： 耦接至所述选择晶体管的源电极的源极线；以及 耦接至所述选择晶体管的栅电极的选择线。
5. 如权利要求4所述的存储器阵列，进一步包括： 多个字线，所述字线为所述多个字线中的一个字线，其中所述多个字线具有第一组字 线、第二组字线以及第三组字线； 多个存储器单元，所述存储器单元为所述多个存储器单元中的一个存储器单元，其中 所述多个存储器单元具有第一行存储器单元、第二行存储器单元以及第三行存储器单元， 并且 其中所述第一组字线关联于所述第一行存储器单元，所述第二组字线关联于所述第二 行存储器单元，而所述第三组字线关联于所述第三行存储器单元。
6. 如权利要求5所述的存储器阵列，其中每一个存储器单元包括多个双端存储器胞 元，在每一个存储器单元中每一个存储器单元具有连接至所述字线中的一个字线的一个末 端以及连接至所述共同节点的另一末端。
7. 如权利要求6所述的存储器阵列，其中在每一个存储器单元中的所述双端存储器胞 元被配置成与在同一存储器单元中的其他双端存储器胞元独立地存取。
8. 如权利要求7所述的存储器阵列，其中每一个双端存储器胞元包括顶电极、切换介 质以及底电极，其中所述顶电极包括银，所述切换介质包括非晶硅，而所述底电极包括多晶 硅。
9. 如权利要求8所述的存储器阵列，其中所述双端存储器胞元为电阻型存储器胞元， 被配置成具有高阻态和低阻态。
10. 如权利要求1所述的存储器阵列，其中所述双端存储器单元包括从由电阻型存储 器胞元、相变存储器（PCRAM)胞元、磁阻型随机存取存储器（MRAM)胞元以及自旋转移力矩 RAM(STT-RAM)胞元组成的组中选出的一种。
11. 如权利要求1所述的存储器阵列，进一步包括： 耦接至所述选择晶体管的源电极的源极线；以及 耦接至所述选择晶体管的栅电极的选择线， 其中所述双端存储器胞元的所述第二末端耦接至由所述选择晶体管的漏电极和所述 读取晶体管的所述栅电极所共用的共同节点， 其中所述器件具有多个字线，并且其中所述存储器单元具有多个双端存储器胞元，每 一个双端存储器胞元具有耦接至所述字线中的一个字线的第一末端以及耦接至所述共同 节点的第二末端，并且 其中每一个双端存储器胞元包括设置所述第一末端与所述第二末端之间的切换介质， 其中所述第一末端包括银，所述切换介质包括非晶硅，而所述第二末端包括多晶硅。
12. -种存储器阵列，包括： 多个存储器单元，被布置成行与列的阵列，每一个所述存储器单元具有多个电阻型存 储器胞元，每一个电阻型存储器胞元具有第一末端和第二末端； 沿第一方向延伸的多个字线，具有与第一行存储器单元相关联的第一组字线、与第二 行存储器单元相关联的第二组字线以及与第三行存储器单元相关联的第三组字线； 沿第二方向延伸的多个位线，具有与第一列存储器单元相关联的第一位线、与第二列 存储器单元相关联的第二位线以及与第三列存储器单元相关联的第三位线； 多个读取晶体管，每一个读取晶体管与所述存储器单元中的一个存储器单元相关联并 且具有耦接至所述位线中的一个位线的漏电极； 多个选择晶体管，每一个选择晶体管与所述存储器单元中的一个存储器单元相关联； 多个选择线，具有：第一选择线，耦接至与所述第一列存储器单元相关联的选择晶体 管的栅电极；第二选择线，耦接至与所述第二列存储器单元相关联的选择晶体管的栅电极； 以及第三选择线，耦接至与所述第三列存储器单元相关联的选择晶体管的栅电极； 多个源极线，具有：第一源极线，耦接至与所述第一行存储器单元相关联的选择晶体 管的源电极；第二源极线，耦接至与所述第二行存储器单元相关联的选择晶体管的源电极； 以及第三源极线，耦接至与所述第三行存储器单元相关联的选择晶体管的源电极；并且 其中所述电阻型存储器胞元的所述第一端耦接至相应的字线，而所述电阻型存储器单 元的所述第二端耦接至相应的共同节点，每一个共同节点由所述选择晶体管中的一个选择 晶体管的漏电极和相应的读取晶体管的栅电极所共用。
13. 如权利要求12所述的存储器阵列，其中每一个存储器单元包括至少八个电阻型存 储器胞元。
14. 如权利要求12所述的存储器阵列，其中所述电阻型存储器胞元中的每一个被配置 成至少具有高阻态和低阻态。
15. 如权利要求12所述的存储器阵列，其中，所述第一组字线、所述第二组字线以及所 述第三组字线的每一个均具有与在每一个存储器单元中的电阻型存储器胞元的数目相同 数目的字线。
16. 如权利要求12所述的存储器阵列，其中所述源极线沿所述第一方向延伸，而所述 选择线沿所述第二方向延伸。
17. 如权利要求16所述的存储器阵列，其中每一个存储器单元被设置在由相应组字 线、相应源极线、相应选择线和相应位线所限定的空间内。
18. 如权利要求16所述的存储器阵列，其中在每一个存储器单元中的电阻型存储器 胞元被配置成与在同一存储器单元中的其他电阻型存储器胞元独立地存取。
19. 如权利要求18所述的存储器阵列，其中每一个电阻型存储器胞元包括设置在所述 第一端与所述第二端之间的切换介质，并且 其中所述第一端包括银，所述切换介质包括非晶硅，而所述第二端包括多晶硅。
20. -种存储器阵列，所述存储器单元包括： 多个电阻型存储器胞元； 选择晶体管，具有耦接至共同节点的漏电极、耦接至选择线的栅电极以及耦接至源极 线的源电极； 读取晶体管，具有耦接至位线的漏电极以及耦接至所述共同节点的栅电极，并且 其中每一个电阻型存储器胞元具有耦接至字线的第一末端和耦接至所述共同节点的 第二末端，以及设置所述第一末端与所述第二末端之间的切换介质。
21. 如权利要求20所述的存储器阵列，其中每一个电阻型存储器胞元被配置成与所述 存储器单元的其他电阻型存储器胞元独立地存取。
22. 如权利要求21所述的存储器阵列，其中所述存储器单元被设置为在所述存储器器 件中以行和列布置的存储器单元阵列的一部分。
23. 如权利要求22所述的存储器阵列，其中所述第一端包括银，所述切换介质包括非 晶硅，而所述第二端包括多晶硅。
【文档编号】H01L27/115GK204144258SQ201290000773
【公开日】2015年2月4日 申请日期:2012年6月25日 优先权日:2011年6月23日
【发明者】H·纳扎里安 申请人:科洛斯巴股份有限公司