半导体器件及其制造方法与流程

半导体器件及其制造方法相关申请的交叉引用2012年3月23日提交的日本专利申请第2012-066739号的全部内容（包括说明书、附图和摘要）通过引用并入本文。技术领域本发明涉及半导体器件及其制造方法。

背景技术：
为了改善半导体器件的可靠性，近年来已提出了各种不同的半导体器件结构。日本待审查专利申请公开（PCT申请的译文）第2008-530821号公开了一种用作如下所述的半导体器件的层间绝缘膜的电介质材料。所述电介质材料含有Si、C、O和H原子并且具有三维网络结构。通过傅里叶变换红外光谱（FTIR）得到的与CH2或CH3的扩展或收缩、SiH的扩展或收缩以及SiCH3化学键有关的峰面积落入通过电介质膜的厚度标准化的预定范围内。电介质材料的孔隙度超过20%。基于这个原因，人们认为可以提供表现出良好的电学和机械性能的低介电常数电介质膜。日本待审查专利公开第2006-237278号公开了一种半导体器件，所述半导体器件包括如下所述的凸块电极。所述半导体器件包括焊盘电极、凸块下金属膜和Au凸块电极。凸块下金属膜包括TiW膜和Au膜。凸块下金属膜的TiW膜和Au膜的厚度符合预定公式。基于这个原因，人们认为可以控制倒装芯片接合步骤中凸块下金属膜中裂痕的发生率。

技术实现要素：
施加于电极的应力可导致在电极下方的层间绝缘膜中产生诸如裂痕之类的缺陷。人们认为需要一种抵抗施加于电极的应力的且具有高强度的层间绝缘膜来解决这个问题。本发明的其他问题和新的特征通过本发明的具体实施方式和附图来进一步说明。根据本发明的第一方面的半导体器件包括含有Si、O、C和H的层间绝缘膜，设置于所述层间绝缘膜上方的含有Ni的凸块下金属膜和设置于所述凸块下金属膜上方的凸块电极。在所述层间绝缘膜中，波数1270cm-1附近的Si-CH3的峰高与波数1030cm-1附近的Si-O的峰高的比值为大于等于0.15且小于等于0.27。波数1360cm-1附近的Si-CH2-Si的峰高与波数1270cm-1附近的Si-CH3的峰高的比值为大于等于0.031。所述比值通过FTIR得到。根据本发明的第二方面的用于制造半导体器件的方法包括如下步骤：形成含有Si、O、C和H的层间绝缘膜（层间绝缘膜形成步骤），形成位于所述层间绝缘膜上方的含有Ni的凸块下金属膜，和形成位于所述凸块下金属膜上方的凸块电极。在所述层间绝缘膜形成步骤中，波数1270cm-1附近的Si-CH3的峰高与波数1030cm-1附近的Si-O的峰高的比值为大于等于0.15且小于等于0.27，并且波数1360cm-1附近的Si-CH2-Si的峰高与波数1270cm-1附近的Si-CH3的峰高的比值为大于等于0.031。所述比值通过FTIR得到。根据本发明的第一方面，半导体器件可设置成包括具有较高强度的层间绝缘膜。附图说明图1为表示根据第一实施方式的半导体器件的结构的横截面图。图2为图1的A部分的放大横截面图。图3为表示根据第一实施方式的半导体器件的结构的横截面图。图4为表示凸块下金属膜的厚度与电迁移寿命之间关系的图；图5为表示在大于等于2700cm-1且小于等于3100cm-1的波数范围内SiCOH膜的FTIR光谱图的曲线图；图6为表示在大于等于1240cm-1且小于等于1300cm-1的波数范围内SiCOH膜的FTIR光谱图的曲线图；图7为表示在大于等于1345cm-1且小于等于1380cm-1的波数范围内SiCOH膜的FTIR光谱图的曲线图；图8为表示当Si-CH3/Si-O的比值大于等于0.15且小于等于0.27时Si-CH2-Si/Si-CH3的比值与SiCOH膜的击穿电压之间关系的图；图9A和图9B为表示SiCOH膜中的化学键的示意图；图10为表示当Si-CH3/Si-O比值大于等于0.16且小于等于0.24时Si-CH2-Si/Si-CH3比值与击穿电压之间关系的图；以及图11为表示凸块下金属膜的厚度与层间绝缘膜中出现的缺陷的发生率之间关系的图。具体实施方式现在，结合附图对本发明的实施方式进行描述。类似的部件在附图中标记相同的附图标记，并且适当地省略对其的描述。第一实施方式参考图1至图3，对根据第一实施方式的半导体器件SD的结构进行描述。半导体器件SD包括：含有Si、O、C和H的层间绝缘膜IL1；设置于所述层间绝缘膜IL1上方的且含有Ni的凸块下金属膜UBM，和设置于所述凸块下金属膜UBM上方的凸块电极BE。在层间绝缘膜IL1中，波数1270cm-1附近的Si-CH3的峰高与波数1030cm-1附近的Si-O的峰高的比值为大于等于0.15且小于等于0.27。波数1360cm-1附近的Si-CH2-Si的峰高与波数1270cm-1附近的Si-CH3的峰高的比值大于等于0.031。这些比值通过傅里叶变换红外光谱（FTIR）得到。下面进行详细描述。图1和图3为表示根据第一实施方式的半导体器件SD的结构的横截面图。图1表示通过划片得到的半导体芯片SC的一部分。图2为图1的A部分的放大横截面图。图3表示被封装的半导体器件SD。如图2所示，半导体衬底SUB具有元件隔离区DIR，每个元件隔离区具有孔隙（无附图标记）。例如，如后面将要描述的，在每个孔隙中形成金属绝缘半导体场效应晶体管（MISFET）。例如，半导体衬底SUB为硅衬底。元件隔离区DIR由例如SiO2形成。尽管在本文中元件隔离区例如通过硅局部氧化（LOCOS）形成，但是，该元件隔离区可通过浅槽隔离（STI）形成。半导体衬底SUB还具有位于俯视图中被分离的位置的源区SR和漏区DR。源极侧扩展区ER被形成为与源区SR接触；漏极侧扩展区ER被形成为与漏区DR接触。栅极绝缘层GI设置在扩展区ER之间的区域上。栅极绝缘层GI由例如SiO2或SiON形成。可选地，栅极绝缘层GI可为例如含有Hf的具有高介电常数的膜。栅电极GE设置于栅极绝缘层GI上。栅电极GE由例如多晶硅形成。可选地，栅电极GE可由例如Ti、Ta、Mo、这些金属的合金、这些金属的氮化物或者这些金属和硅的氮化物形成。侧壁绝缘膜SWI围绕栅极绝缘层GI和栅电极GE的侧壁设置。此外，衬垫绝缘膜（未显示）可设置在半导体衬底SUB、栅电极GE和侧壁绝缘膜SWI上方。如图2所示，下层绝缘膜ILU设置在半导体衬底SUB、元件隔离区DIR和栅电极GE上方。下层绝缘膜ILU可由不同于层间绝缘膜IL1（将在下面讨论）的材料形成。下层绝缘膜ILU设置有例如与源区SR或漏区DR接触的接触塞VAU。进一步地，在未显示的区域中，下层绝缘膜ILU设置有与栅电极GE接触的接触塞VAU。例如，接触塞VAU含有钨（W）。接触塞VAU的侧面和底面设置有阻挡金属层（未显示）。层间绝缘膜IL1设置在下层绝缘膜ILU上方。例如，层间绝缘膜IL1为SiCOH膜。层间绝缘膜IL1设置有例如通过单镶嵌安装的布线ICU。布线ICU通过接触塞VAU与源区SR、漏区DR或栅电极GE连接。布线ICU含有铜（Cu）。多个层间绝缘膜IL1进一步设置在层间绝缘膜IL1上方。上层绝缘膜IL1设置有例如通过双镶嵌安装的布线IC1和通孔VA。布线IC1和通孔VA含有Cu。布线IC1和通孔VA的侧面和底面可设置有阻挡金属层（未显示）。如图1所示，多层布线层在半导体衬底SUB的上方形成。所述多层布线层包括局部布线层LL和全局布线层GL。局部布线层LL为用于形成电路的布线层，全局布线层GL为用于安排供电布线和接地布线的路径的布线层。局部布线层LL包括层间绝缘膜IL1。层间绝缘膜IL1在下面详细描述。局部布线层LL的层间绝缘膜IL1设置有布线IC1或通孔（未显示）。抑制扩散层BL1可设置在局部布线层LL的布线层中。抑制扩散层BL1由例如SiCN、SiC、SiON、SiCO、SiCON或SiN形成。全局布线层GL设置在局部布线层LL上。全局布线层GL包括层间绝缘膜IL2。层间绝缘膜IL2由例如密度比层间绝缘膜IL1的密度高的材料形成。例如，层间绝缘膜IL2由SiO2或SiOF形成。全局布线层GL的层间绝缘膜IL2设置有布线IC2或通孔（未显示）。布线IC2通过例如通孔与局部布线层LL的布线IC1连接。抑制扩散层BL2可设置在全局布线层GL的布线层中。在全局布线层GL中，至少位于最上层下方的布线IC2或通孔通过镶嵌形成。布线IC2和通孔含有Cu。与电极（BE，等）接触的金属膜CML设置在全局布线层GL的最上层中。金属膜CML用作凸块电极BE的基底。金属膜CML含有例如Al。金属膜CML通过通孔与其下方的布线IC2连接。保护层CPL设置在全局布线层GL上方。保护层CPL由例如聚酰亚胺形成。保护层CPL具有在俯视图中位于与金属膜CML重叠的位置的孔隙（无附图标记）。所述孔隙设置有凸块下金属膜UBM。凸块下金属膜UBM由用于控制形成凸块电极BE的材料的迁移的材料形成。具体而言，凸块下金属膜UBM由例如Ni形成。凸块电极BE设置在凸块下金属膜UBM上方。凸块电极BE由无Pb焊接材料形成。例如，凸块电极BE含有Sn和Ag。凸块电极BE的高度为大于等于50μm且小于等于100μm。由于凸块电极BE的上述结构，半导体芯片SC可稳定地以倒装法安装在电路基板IP上方。施加于位于凸块电极BE下方的层间绝缘膜IL1的应力取决于形成凸块电极BE的材料或凸块电极BE的高度（或体积）。假设凸块电极BE至少具有上述组成，本发明的发明人已确定：如果层间绝缘膜IL1含有下面讨论的组成，那么可控制在层间绝缘膜IL1中的缺陷的发生率。凸块电极BE的结构不限于上面所讨论的。即使凸块电极具有其他结构，也可获得与第一实施方式类似的优势。如图3所示，半导体器件...