半导体器件的制造方法与工艺

半导体器件相关申请的交叉引用本申请基于并要求2012年4月27日提交的日本专利申请No.2012-103066的优先权的权益，这里通过引用并入其全部公开内容。技术领域本发明涉及半导体器件，更具体地涉及其中形成有穿透半导体衬底的通孔的半导体器件。

背景技术：
近年来，已经开发了用于将多个半导体芯片包封在单个半导体封装体中的多芯片封装技术，以减少例如半导体器件的安装面积。将多个半导体芯片包封在单个半导体封装体中能够使得芯片之间的线数增加以及数据传送速率提高。日本未审专利申请公开No.2011-145257公开了利用多芯片封装技术的半导体器件的示例。在日本未审专利申请公开No.2011-145257中公开的技术中，半导体衬底具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)。在日本未审专利申请公开No.2011-145257中公开的技术中，通过利用通孔叠置多个半导体芯片。日本未审专利申请公开No.2011-145257公开了一种用于通过使用垂直叠置的两个半导体芯片进行测试以检查是否存在通孔的AC特性差异的技术。

技术实现要素：
然而，日本未审专利申请公开No.2011-145257中公开的技术需要多个半导体芯片检查每个通孔的特性。这导致难以在半导体芯片的叠置之前检查每个通孔的故障的问题。本发明的第一方面在于，一种半导体器件，包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分形成在所述通孔的芯片内端面上，所述芯片内端面为所述通孔面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。根据本发明第一方面的半导体器件包括连接布线部分，该连接布线部分形成在通孔的芯片内端面的上部。第一路径和第二路径通过连接布线部分连接。从而，在根据本发明的半导体器件中，当由于通孔的膨胀或收缩芯片内从通孔到线的连接状态出现异常时，可以使用第一路径和第二路径检查连接布线部分的状态并且可以检查芯片内从通孔到线的连接状态。换言之，根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。附图说明上述以及其它方面、优势和特征从结合附图作出的特定实施例的以下描述中将更显而易见，其中：图1是根据第一实施例的半导体器件的截面图；图2是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图3是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图；图5是图示根据第一实施例的关于通孔的温度应变的膨胀和收缩的截面图；图6是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；图7是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；图8是图示根据第二实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图9是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图10是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；图11是图示根据第三实施例的连接到连接布线部分的第一芯片线和第二芯片线的平面布局的示意图；图12是图示根据第四实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图13是图示根据第五实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图14是图示根据第六实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图15是图示根据第七实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图16是图示根据第八实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图17是示出涉及根据第九实施例的半导体器件的测试的电路的电路图；图18是示出根据第九实施例的半导体器件的IOLH测试中的理想电压和导通状态中的晶体管数目之间关系的表；图19是示出涉及根据第十实施例的半导体器件的测试的电路的电路图；图20是示出根据第十实施例的半导体器件的断开测试和IOLH测试中理想电压与导通状态中的晶体管数目之间关系的表；图21是示出涉及根据第十一实施例的半导体器件的测试的电路的电路图；以及图22是图示当进行根据第十一实施例的半导体器件的测试时的电路操作的表。具体实施方式第一实施例下面将参照附图描述本发明的实施例。图1示出根据第一实施例的半导体器件的截面图。如图1所示，根据第一实施例的半导体器件具有其中以叠置状态将多个半导体芯片(例如半导体芯片CH0至CH4)包封在单个封装体中的配置。在图1所示示例中，以面向下的方式(例如，在其中半导体衬底的电路形成表面面向封装基底PLT的方向上)安装半导体芯片CH0至CH4。在图1所示的示例中，半导体器件具有如下配置，在该配置中半导体芯片CH0通过微凸块2连接到封装基底PLT。凸块BMP提供在封装基底PLT的背表面上，并且这些凸块允许半导体器件安装在并入半导体器件的装置的基底上。半导体芯片CH0具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)1。半导体芯片CH0通过通孔1与其上叠置的另一半导体芯片通信数据。半导体芯片CH0包括半导体衬底(例如硅层SiL)、布线形成层(例如金属层MeL)以及焊盘3u和3t。硅层SiL是其中形成电路元件的半导体衬底层。金属层MeL是其中形成芯片线的布线形成层，该芯片线连接电路并连接每个电路与外部端子(例如焊盘3t)。每个焊盘3t是形成在半导体芯片的金属层MeL侧处的表面上的外部端子。每个焊盘3t通过形成在金属层MeL中的芯片线连接到形成在电路形成表面上的电路。每个焊盘3u为形成在每个通孔1的端面中处于半导体的硅层SiL侧的端面处的外部端子。下面的描述是在假设从硅层SiL到金属层MeL的方向为向上方向的情况下进行的。半导体芯片CH1至CH3中的每一个包括硅层SiL、金属层MeL、通孔1a以及焊盘4t和4u。形成在半导体芯片CH1至CH3的每一个中的通孔1a被形成为穿透硅层SiL和金属层MeL。这些通孔1a连接到金属层MeL的最上布线层中的每个芯片的芯片线。焊盘4t形成在半导体芯片的前表面侧(例如，在半导体芯片的金属层MeL侧处的表面)上。焊盘4u形成在半导体芯片的背表面(例如在半导体芯片的半导体衬底层侧处的表面)上。半导体芯片CH0至CH3中的每一个连接到在其上部上形成有焊盘4t的半导体芯片，并且连接到在其下部上形成有焊盘4u的半导体芯片。半导体芯片CH1至CH3中的每一个通过微凸块2连接到另一芯片。半导体芯片CH4包括硅层SiL、金属层MeL和焊盘4t。半导体芯片CH4为作为最上层叠置的芯片并因而不具有通孔。半导体芯片CH4的焊盘4t通过形成在金属层MeL中的芯片线连接到在电路形成表面上形成的电路。半导体芯片CH4连接到在其下部上形成有焊盘4t的半导体芯片。半导体芯片CH4通过微凸块2连接到另一芯片。图1示出其中半导体芯片CH4不具有通孔的配置。然而，也可以采用其中半导体芯片CH4具有与半导体芯片CH0或半导体芯片CH1至CH3中那样的通孔的配置。在图1所示的半导体器件中，例如使用并入大量逻辑电路的SoC(系统级芯片)作为布置为最下层的半导体芯片CH0，并且使用存储器芯片(例如DRAM(动态随机存取存储器))作为布置为上层的半导体芯片CH1至CH4。根据第一实施例的半导体器件的一个特征驻留于配置每个通孔和自己芯片之间的芯片线的方法中。该特征能够使得仅通过使用自己的芯片检查每个通孔与芯片线之间的连接状态。下面将详细地描述直接连接到根据第一实施例的半导体器件的通孔的每个通孔和芯片线的结构。具体而言，下面将描述图1所示的通孔外围区域A。图2是图示根据第一实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示的通孔连接区域A的第一实施例的通孔连接区域A1)的截面图。通过图2所示的截面图图示了通孔连接区域A，为便于说明的理解，在图1和图2中颠倒上下关系。同样在下面的描述中，在对应于通孔连接区域A的每个图中使用其中颠倒上下关系的截面图。在下面的描述中，根据每个截面图中图示的上下关系使用术语“上部”和“下部”。换言之，下面的描述是在假设从硅层SiL到金属层MeL的方向为向上方向的情况下进行的。图2图示了连接到半导体芯片CH0的半导体芯片CH1的金属层MeL中的通孔1的连接状态。如图2所示，根据第一实施例的半导体器件包括通孔1、连接布线部分14、第一芯片线12a和第二芯片线12b。通孔1形成为穿透半导体衬底11。在图2所示的示例中，通过阻挡金属10隔离通孔1和半导体衬底11。在图2中，上侧对应于电路形成表面，下侧对应于半导体芯片的背表面侧。用作与上面布置的半导体芯片的连接端子的焊盘3u形成在通孔1的背表面的端面处。假设从半导体衬底11到金属层MeL的方向为向上方向，连接布线部分14形成在通孔1上方并且提供在芯片内端面上，该内端面为通孔1的面对半导体衬底的上侧的端面。从另一角度而言，连接布线部分14包括过孔连接线，该过孔连接线在过孔连接区域UTSV中连接到通孔并且形成在半导体衬底的电路形成表面上，该过孔连接区域UTSV夹在截面图中沿着通孔1的第一侧壁的第一直线与沿着与第一侧壁相对的第二侧壁的第二直线之间，假设垂直于电路形成表面的表面为截面。在图2所示的示例中，将第一芯片线12a的一端的一部分和第二芯片线12b的一端的一部分形成为过孔连接线。第一芯片线12a的一端连接到连接布线部分14。如下面详细描述的那样，第一芯片线12a的另一端连接到第一缓冲器电路。在图2所示示例中，通过形成在第一布线层L1至第五布线层L5中的线配置第一芯片线12a，并且形成在不同布线层中到的线通过过孔13连接。第一芯片线12a和过孔13构成第一路径。下文将在连接布线部分14处从包括第一芯片线12a和过孔13的布线路径分支的布线路径称为“第一路径”。第二芯片线12b通过连接布线部分14连接到第一芯片线12a。如稍后详细描述的那样，第二芯片线12b的另一端连接到第二缓冲器电路。在图2所示示例中，通过形成在第一布线层L1至第四布线层L4中的线配置第二芯片线12b，并且形成在不同布线层中的线通过过孔13连接。第二芯片线12b和过孔13构成第二路径。下文将在连接布线部分14处从包括第二芯片线12b和过孔13的布线路径分支的布线路径称为“第二路径”。在图2所示示例中，连接布线部分14对应于通孔1的电路形成表面侧处的端面(下文将该面称为“芯片内端面”)。第一芯片线12a的一端连接到通孔1的芯片内端面，并且第二芯片线12b的一端连接到通孔1的芯片内端面。第一芯片线12a与第二芯片线12b中的每一个包括连接到通孔1的最下层线(例如形成在第一布线层L1中的线)和通过除了过孔连接区域UTSV之外的区域中的过孔连接到最下层线的至少一个上层线。具体而言，连接布线部分14是将包括第一芯片线12a的第一路径与包括第二芯片线12b的第二路径电连接的部分。在半导体芯片CH0中，连接布线部分14是面向通孔1的金属层MeL的芯片内端面的上层，并且使用与芯片内端面相接触的金属层MeL、不与芯片内端面相接触的金属层MeL或通孔1本身来形成。如图2所示，在根据第一实施例的半导体芯片CH0中，连接布线部分14使用通孔1本身形成。下面将更详细地描述连接布线部分14。图3是图示根据第一实施例的半导体器件的通孔和芯片线之间的连接区的平面布局(从半导体芯片CH0的电路形成表面侧看到的布局)的示意图。如图3所示，连接布线部分14为形成有其面积等于或小于通孔1的芯片内端面的面积的布线区域。在图3所示示例中，连接布线部分14与过孔连接区域UTSV匹配。在根据第一实施例的半导体器件中，第一芯片线12a和第二芯片线12b形成为使得确保与通孔1的芯片内端面的电接触。第一芯片线12a和第二芯片线12b形成为使得彼此分离，并且通过通孔1电连接。接下来，将描述检查根据第一实施例的半导体器件中的通孔1与芯片线之间的连接状态的电路。图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图。如图4所示，根据第一实施例的电路包括缓冲器电路20和测试电路30。缓冲器电路20包括控制电路(例如栅极控制逻辑生成电路21)、第一缓冲器电路22和第二缓冲器电路23。第一缓冲器电路22使得电流通过连接布线部分14流到第二缓冲器电路23。更具体而言，第一缓冲器电路22包括PMOS晶体管P0和P1以及第一阻抗元件(例如电阻器Rp)。PMOS晶体管P0的源极连接到第一电源(例如高电压侧电源VDD)。PMOS晶体管P0的漏极通过电阻器Rp连接到第一路径NA。PMOS晶体管P0的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。PMOS晶体管P1的源极连接到高电压侧电源VDD。PMOS晶体管P1的漏极连接到第一路径NA。PMOS晶体管P1的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。第二缓冲器电路23包括NMOS晶体管N0和N1以及第二阻抗元件(例如电阻器Rn)。NMOS晶体管N0的源极连接到第二电源(例如恒定电压侧电源VSS)。NMOS晶体管N0的漏极通过电阻器Rn连接到第二路径NB。NMOS晶体管N0的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。NMOS晶体管N0的源极连接到低电压侧电源VSS。NMOS晶体管N1的漏极连接到第二路径NB。NMOS晶体管N1的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。PMOS晶体管P0、电阻器Rp、NMOS晶体管N0和电阻器Rn构成测试缓冲器电路24。在该实施例中，假设电阻器Rp和电阻器Rn具有相同电阻值。PMOS晶体管P1和NMOS晶体管N1构成输出缓冲器电路25。栅极控制逻辑生成电路21基于从另一电路(未示出)供给或从外部供给的控制信号而生成驱动信号，并根据驱动信号控制第一缓冲器电路22和第二缓冲器电路23中的每一个的导通状态。更具体而言，在断开测试期间，栅极控制逻辑生成电路21控制构成测试缓冲器电路24的第一PMOS晶体管(例如PMOS晶体管P0)和第一N...