显示面板及其制作方法

专利名称：显示面板及其制作方法
显示面板及其制作方法
技术领域：
本发明系关于一种显示面板及其制作方法，尤指一种具有自行对准的掺杂区、使用掺杂半导体层作为储存电容下电极以及使用转接电极连接画素电极与薄膜晶体管的漏极的显示面板及其制作方法。
背景技术：
一般而言，显示面板包括多个画素结构，且各画素结构包括薄膜晶体管、储存电容以及画素电极等元件。在现有显示面板中，薄膜晶体管的半导体层内的源极掺杂区与漏极掺杂区以及栅极系使用不同的光罩加以定义，因此源极掺杂区与漏极掺杂区的位置容易与由栅极的位置有所偏差，而造成薄膜晶体管的元件特性不稳定的问题。此外，在现有显示面板中，画素电极容易在蚀刻介电层的开口时受损，而影响显示面板的显示品质。再者，现有制作显示面板的方法必须使用八道光刻与蚀刻制程，其制程复杂而造成制作成本大幅提升。

发明内容本发明的目的的一在于提供一种显示面板及其制作方法，以提升显示面板的薄膜晶体管的元件特性及显示品质。本发明的一实施例提供一种制作显示面板的方法，包括下列步骤。提供一基板，基板具有一画素区以及一第一薄膜晶体管区。于基板上形成一图案化半导体层，图案化半导体层包括一第一第一半导体图案，设置于第一薄膜晶体管区内。于基板上形成一绝缘层，其中绝缘层覆盖图案化半导体层。于绝缘层上形成一第一图案化导电层，第一图案化导电层包括一画素电极，设置于画素区内。于绝缘层上形成一第二图案化导电层，第二图案化导电层包括一第一栅极以及一转接电极。第一栅极设置于第一薄膜晶体管区内，其中在一垂直投影方向上第一栅极系部分重叠第一半导体图案。转接电极设置于画素区内，其中一部分的转接电极与画素电极接触并在垂直投影方向上部分重叠该画素电极，而另一部分的转接电极位于绝缘层的表面且在垂直投影方向上未与画素电极重叠。于在垂直投影方向上与第一栅极未重叠的第一半导体图案中形成一第一掺杂区与一第二掺杂区，其中第一掺杂区与该第二掺杂区具有一第一掺杂类型。形成一介电层覆盖绝缘层、画素电极与第二图案化导电层，并于介电层与绝缘层中形成一第一开口暴露出第一掺杂区以及一第二开口暴露出第二掺杂区，以及于介电层中形成一第三开口暴露出转接电极。于介电层上形成一第三图案化导电层，第三图案化导电层包括一第一源极以及一第一漏极。第一源极填入第一开口并与第一掺杂区电性连接。第一漏极填入第二开口并与第二掺杂区电性连接以及填入第三开口与转接电极电性连接。本发明的另一实施例提供一种显不面板,包括一基板、一第一半导体图案、一绝缘层、一画素电极、一第一栅极、一转接电极 、一介电层、一第一源极以及一第一漏极。基板具有一画素区以及一第一薄膜晶体管区。第一半导体图案设置于基板上并位于第一薄膜晶体管区内，其中第一半导体图案具有一第一掺杂区与一第二掺杂区，且第一掺杂区与第二掺杂区具有一第一掺杂类型。绝缘层位于基板上并覆盖第一半导体图案。画素电极设置于绝缘层上并位于画素区内。第一栅极设置于绝缘层上并位于第一薄膜晶体管区，其中在一垂直投影方向上第一栅极未重叠第一掺杂区与第二掺杂区。转接电极设置于画素区内，其中一部分的转接电极与画素电极接触并在垂直投影方向上部分重叠画素电极，而另一部分的转接电极位于绝缘层的表面且在垂直投影方向上未与画素电极重叠。介电层覆盖绝缘层、画素电极以及第一栅极，其中介电层与绝缘层具有一第一开口部分暴露出第一掺杂区以及一第二开口部分暴露出第二掺杂区，以及介电层具有一第三开口部分暴露出转接电极。第一源极填入第一开口并与第一掺杂区电性连接。第一漏极填入第二开口并与第二掺杂区电性连接以及填入第三开口与转接电极电性连接。本发明的显示面板及其制作方法具有下列优点。显示面板的薄膜晶体管的源极掺杂区与漏极掺杂区、储存电容下电极以及画素电极可利用同一道灰阶光罩加以形成。显示面板的储存电容的下电极与上电极可分别与薄膜晶体管的半导体层与栅极的制程整合，因此不需增加额外制程。此外，储存电容的下电极系为掺杂半导体电极，因此可具有较佳的电容值。显示面板具有与薄膜晶体管的栅极共同形成的连接电极，且薄膜晶体管的漏极系经由连接电极与画素电极电性连接，因此连接电极不需利用额外制程加以制作，且此作法可避免画素电极于蚀刻介电层时受到损伤。

图1至图10绘示了本发明的第一实施例的制作显示面板的方法示意图。
图11绘示了本发明的第一实施例的变化实施例的制作显示面板的方法示意图。
图12至图20绘示了本发明的第二实施例的制作显示面板的方法示意图。
图21绘示了本发明的第二实施例的变化实施例的制作显示面板的方法示意图。
图22至图25绘示了本发明的 第三实施例的制作显示面板的方法示意图。
图26绘示了本发明的第三实施例的变化实施例的制作显示面板的方法示意图。
符号说明
10基板
IOP画素区
101第一薄膜晶体管区
102第二薄膜晶体管区 IOC储存电容区
12图案化半导体层
121第一半导体图案
122第二半导体图案 12B储存电容下电极 14绝缘层
16’ 第一导电层 18 图案化光阻层181第一光阻层
182第二光阻层
183第三光阻层
16第一图案化导电层
16P画素电极
161第一阻挡图案
162第二阻挡图案
203第三掺杂区
204第四掺杂区122C第二通道区
22第二图案化导电层
221第一栅极
222第二栅极22C转接电极
22T储存电容上电极
201第一掺杂区
202第二掺杂区
241第一轻掺杂区
242第二轻掺杂区121C第一通道区26介电层
141第一开口
142第二开口
145第五开口
146第六开口
143第三开口
28第三图案化导电层281S第一源极
28ID第一漏极
282S第二源极
282D第二漏极
29保护层
144第四开口
30阵列基板32发光层34对向电极38框胶
50上盖基 板
I显示面板LC液晶层
40对向基板
42基板
CF彩色滤光片
BM黑色矩阵
44共通电极
I’显示面板
16G第二栅极
2显示面板 2’显示面板 22G第三栅极
3显示面板 3’显示面板
具体实施方式为使熟习本发明所属技术 领域的一般技艺者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。请参考图1至图10。图1至图10绘示了本发明的第一实施例的制作显示面板的方法示意图。本实施例系揭示制作电激发光显示面板例如有机发光二极管显示面板的方法为范例。如图1所示，提供基板10。基板10具有画素区10P、第一薄膜晶体管区101、第二薄膜晶体管区102以及储存电容区10C，其中画素区IOP主要系用以设置后续形成的画素电极、第一薄膜晶体管区101与第二薄膜晶体管区102系分别用来设置后续形成的第一薄膜晶体管与第二薄膜晶体管，而储存电容区IOC系用来设置后续形成的储存电容。基板10可为各式硬式或软式的透明基板例如玻璃基板、石英基板或塑胶基板等，但不以此为限。接着，于基板10上形成图案化半导体层12。图案化半导体层12可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。图案化半导体层12包括第一半导体图案121设置于第一薄膜晶体管区101内、第二半导体图案122设置于第二薄膜晶体管区102内，以及储存电容下电极12B设置于储存电容区IOC内。图案化半导体层12可包括娃例如非晶娃层、多晶娃层、微晶娃层或纳米晶娃层，或是氧化物半导体层例如氧化铟镓锌(indium gallium zincoxide, IGZO)、氧化铟锋(indium zinc oxide, IZ0)、氧化铟锡(indium tin oxide, ITO)、氧化钦(titanium oxide, TiO)、氧化锋(zinc oxide, ZnO)、氧化铟(indium oxide, InO)、氧化镓(gallium oxide, GaO),或其它各种适合的半导体层。接着于基板10上形成绝缘层14。绝缘层14覆盖图案化半导体层12。绝缘层14系作为栅极绝缘层之用，其材料可为各式绝缘材料例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。随后，于绝缘层14上形成第一图案化导电层，其中第一图案化导电层包括画素电极，设置于画素区10P内。在本实施例中，第一图案化导电层系利用图2至图6所示的方法加以形成。如图2所示，于绝缘层14上形成第一导电层16’，再于第一导电层16’上形成图案化光阻层18。图案化光阻层18具有第一光阻层181位于画素区10P内、第二光阻层182位于第一薄膜晶体管区101内，以及第三光阻层183位于第二薄膜晶体管区102内。图案化光阻层18可利用例如光刻制程并搭配灰阶光罩加以形成，但不以此为限。此外，第一光阻层181的厚度大于第二光阻层182的厚度与第三光阻层183的厚度，且第二光阻层182的厚度与第三光阻层183的厚度大体上可相等，但不以此为限。如图3所示，接着去除未被第一光阻层181、第二光阻层182与第三光阻层183覆盖的第一导电层16’，以形成第一图案化导电层16。第一图案化导电层16包括画素电极16P位于画素区IOP内、第一阻挡图案161位于第一薄膜晶体管区101内，以及第二阻挡图案162位于第二薄膜晶体管区102内，其中第一阻挡图案161于垂直投影方向上覆盖第一半导体图案121，且第二阻挡图案162于垂直投影方向上覆盖部分第二半导体图案122。第一图案化导电层16可包括透明图案化导电层或不透明图案化导电层。若第一图案化导电层16选用透明图案化导电层，其材料可为例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合的透明导电材料。若第一图案化导电层16选用不透明图案化导电层，其的材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。接着，于在垂直投影方向上与第二阻挡图案162未重叠的第二半导体图案122 (亦即第二阻挡图案162未覆盖的第二半导体图案122)中形成第三掺杂区203与第四掺杂区204，以及对储存电容下电极12B进行掺杂。此外，第三掺杂区203与第四掺杂区204之间的第二半导体图案122则会形成第二通道区122C。第三掺杂区203与第四掺杂区204具有第二掺杂类型，例如P型掺杂，但不以此为限。第三掺杂区203、第四掺杂区204以及储存电容下电极12B可利用例如离子注入制程加以形成，但不以此为限。如图4所示，随后，进行灰化制程以移除第二光阻层182与第三光阻层183。如图5所示，移除第一阻挡图案161以及第二阻挡图案162。如图6所示，接着，移除第一光阻层181，以暴露出画素电极16P。如图6所示，随后于绝缘层14上形成第二图案化导电层22。第二图案化导电层22可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第二图案化导电层22可包括不透明图案化导电层或透明图案化导电层。若第二图案化导电层22选用不透明图案化导电层，其的材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。若第二图案化导电层22选 用透明图案化导电层，其材料可为例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合的透明导电材料。第二图案化导电层22包括第一栅极221、第二栅极222、转接电极22C以及储存电容上电极22T。第一栅极221设置于绝缘层14上并位于第一薄膜晶体管区101内，其中在垂直投影方向上第一栅极221系部分重叠第一半导体图案121。第二栅极222设置于绝缘层14上并位于第二薄膜晶体管区102内。在本实施例中，第一栅极221与第二栅极222为不透明电极。转接电极22C设置于画素区IOP内，其中一部分的转接电极22C与画素电极16P接触并在垂直投影方向上部分重叠画素电极16P，而另一部分的转接电极22C位于绝缘层14的表面且在垂直投影方向上未与画素电极16P重叠。精确地说，转接电极22C覆盖了画素电极16P的部分上表面。储存电容上电极22T设置于绝缘层14上并位于储存电容区IOC内，且储存电容上电极22T、储存电容下电极12B以及位于储存电容上电极22T与储存电容下电极12B之间的绝缘层14构成储存电容。接着，于在垂直投影方向上与第一栅极221未重叠的第一半导体图案121中形成第一掺杂区201与第二掺杂区202，其中第一掺杂区201与第二掺杂区202具有与第二掺杂类型不同的第一掺杂类型，例如N型掺杂，但不以此为限。第一掺杂区201与第二掺杂区202可利用例如离子注入制程加以形成，但不以此为限。如图7所示，为了避免短通道效应，本实施例的方法可选择性地于第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242,作为轻掺杂漏极(lightly doped drain, LDD),以降低漏电流。第一轻掺杂区241与第二轻掺杂区242具有第一掺杂类型，且第一轻掺杂区241与第二轻掺杂区242的掺杂浓度小于第一掺杂区201与第二掺杂区202的掺杂浓度。此外，第一轻掺杂区241以及第二轻掺杂区242之间的第一半导体图案121则会形成第一通道区121C。在本发明中，形成第一掺杂区201、第二掺杂区202、第一掺杂区201与第二掺杂区202的制程可如下所述，但不以此为限。去除部分的第一栅极221，以缩减第一栅极221的尺寸而进一步使部分的第一半导体图案121在垂直投影方向上与第一栅极221不重叠。随后，于在垂直投影方向上与缩减的第一栅极221未重叠的第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242。精确地说，在本实施例中，形成第一栅极221之后，可保留用以定义第一栅极221的光阻图案(图未示)，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，进行一等向性蚀刻制程例如湿蚀刻制程去除第一栅极221的部分侧壁以缩减第一栅极221的尺寸。随后移除光阻图案，再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。在一变化实施例中，形成第一栅极221之后，接着利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后进行灰化(ashing)制程，缩减用以定义第一栅极221的光阻图案(图未示)的尺寸。接着，进行一非等向性蚀刻制程例如干蚀刻制程去除未被灰化后的光阻图案所覆盖的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案。在上述两实施例中，第一轻掺杂区241以及第二轻掺杂区242不需使用额外光罩而可以自行对准方式形成，藉此第一轻掺杂区241以及第二轻掺杂区242的位置与第一栅极221的位置不会产生相对偏移。在另一变化实施例中，形成第一栅极221之后，移除用以定义第一栅极221的光阻图案，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，于第一栅极221上形成另一光阻图案(图未示)，其中光阻图案的尺寸小于第一栅极221的尺寸。接着去除光阻图案暴露出的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案 。在又一变化实施例中，可利用光阻图案(图未示)形成第一栅极221。接着利用遮罩例如阴影遮罩(shadow mask)或光罩(photo mask)遮蔽欲形成第一轻掺杂区241以及第二轻掺杂区242的区域，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后移除遮罩，再利用第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。如图8所示，随后形成介电层26覆盖绝缘层14、画素电极16P与第二图案化导电层22,并于介电层26与绝缘层14中形成第一开口 141暴露出第一掺杂区201、第二开口 142暴露出第二掺杂区202、第五开口 145暴露出第三掺杂区203以及第六开口 146暴露出第四掺杂区204，以及于介电层26中形成第三开口 143暴露出转接电极22C。第一开口 141、第二开口 142、第三开口 143、第五开口 145以及第六开口 146可利用例如光刻与蚀刻技术加以形成，但不以此为限。介电层26的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。另外，在本实施例中，介电层26亦可作为平坦层之用，其具有大体上具有平坦的表面，但不以此为限。如图9所示，接着于介电层26上形成第三图案化导电层28。第三图案化导电层28可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第三图案化导电层28可包括不透明图案化导电层或透明图案化导电层。若第三图案化导电层28选用不透明图案化导电层，其的材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。若第三图案化导电层28选用透明图案化导电层，其材料可为例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合的透明导电材料。第三图案化导电层28包括第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。第一源极281S填入第一开口 141并与第一掺杂区201电性连接；第一漏极281D填入第二开口 142并与第二掺杂区202电性连接以及填入第三开口 143与转接电极22C电性连接；第二源极282S填入第五开口 145并与第三掺杂区203电性连接；第二漏极282D填入第六开口 146并与第四掺杂区204电性连接。在本实施例中，第一漏极28ID系经由第三开口 143与转接电极22C接触，藉此第一漏极28ID透过转接电极22C与画素电极16P电性连接。由于第三开口 143系暴露出转接电极22C的位置，而不是暴露出画素电极16P，因此于蚀刻介电层26形成第三开口 143时，不会造成画素电极16P的损伤。在本实施例中，于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143可利用同一道光刻暨蚀刻制程加以达成。举例而言，可先进行干蚀刻制程蚀刻介电层26直到暴露出转接电极22C以形成第三开口 143，以及蚀刻掉预定形成第一开口 141、第二开口 142、第五开口145与第六开口 146的位置的介电层26 ;接着再进行湿蚀刻制程蚀刻介电层26所暴露出的绝缘层14以形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，此时转接电极22C可作为蚀刻停止层之用，以避免画素电极16P受损。在其它实施例中，亦可仅使用干蚀刻制程或仅使用湿蚀刻制程于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143。在本实施例中，第一栅极221、第一半导体图案121、第一源极281S以及第一漏极281D构成了作为驱动薄膜晶体管的第一薄膜晶体管；第二栅极222、第一半导体图案122、第二源极282S以及第二漏极282D构成了作为开关薄膜晶体管的第二薄膜晶体管。如图10所示，随后于介电层26上形成保护层29，其中保护层29覆盖第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。接着于保护层29与介电层26中形成第四开口 144，暴露出画素电极16P，以形成阵列基板30。第四开口 144可利用例如光刻与蚀刻技术加以形成，但不以此为限。保护层29的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。在本实施例中，图案化半导体层12的材料系选用非晶硅，但不以此为限。此外，本实施例的方法可另包括进行活化制程例如快速热制程以及氢化制程例如等离子体氢化制程。活化制程可活化掺杂离子，以降低晶体管漏极与源极金属和半导体介面的接触电阻，使薄膜晶体管具有较佳的元件特性；氢化制程可提升薄膜晶体管的电子迁移率。活化制程可于离子掺杂之后的任何时间进行，而氢化制程需于介电层26形成之后方能进行，相关热制程将因各材料耐热程度不同，而搭配选择合适时间进行。

如图10所示，随后于画素电极16P上形成发光层32与对向电极34。发光层32可包括有机发光层，例如红光有机发光层、绿光有机发光层、蓝光有机发光层或白光有机发光层，但不以此为限。发光层32亦可为其它可发出所需颜色的光线的有机发光层或无机发光层。对向电极34的材料可为透明导电材料例如氧化铟锡、氧化铟锌或其它适合的透明导电材料，或是不透明导电材料例如金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。画素电极16P与对向电极34系分别作为阳极与阴极，用以驱动发光层32发光。画素电极16P、对向电极34与发光层32会形成有机发光二极管。此外,提供上盖基板50，并利用框胶38接合阵列基板30与上盖基板50以形成本实施例的显示面板I。请参考图11，并一并参考图1至图9。图11绘示了本发明的第一实施例的变化实施例的制作显示面板的方法示意图。本变化实施例系揭示制作液晶显示面板的方法为范例，其中图1至图9所绘示的步骤为本变化实施例与第一实施例的共同步骤，因此本变化实施例的方法可接续图9的步骤后进行。如图11所示，于形成保护层29之后，接着于画素电极16P上形成液晶层LC。此外，提供对向基板40，并利用框胶38接合阵列基板30与对向基板40以形成本实施例的显示面板I’。对向基板40可包括另一基板42、彩色滤光片CF、黑色矩阵BM以及共通电极44等元件，其位置与作用为该领域具通常知识者所知悉，在此不再赘述。在本实施例中，第一薄膜晶体管可作为液晶显示面板的显示区的开关薄膜晶体管之用，而第二薄膜晶体管则可作为液晶显示面板的周边电路区的驱动薄膜晶体管之用，但不以此为限。 本发明的显示面板及其制作方法并不以上述实施例为限。下文将依序介绍本发明的其它较佳实施例及变化实施例的显示面板及其制作方法，且为了便于比较各实施例的相异处并简化说明，在下文的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。请参考图12至图20。图12至图20绘示了本发明的第二实施例的制作显示面板的方法示意图。本实施例系揭示制作电激发光显示面板例如有机发光二极管显示面板的方法为范例。如图12所示，提供基板10。基板10具有画素区10P、第一薄膜晶体管区101、第二薄膜晶体管区102以及储存电容区10C，其中画素区IOP主要系用以设置后续形成的画素电极、第一薄膜晶体管区101与第二薄膜晶体管区102系分别用来设置后续形成的第一薄膜晶体管与第二薄膜晶体管，而储存电容区IOC系用来设置后续形成的储存电容。基板10可为各式硬式或软式的透明基板例如玻璃基板、石英基板或塑胶基板等，但不以此为限。接着，于基板10上依序形成一图案化半导体层12以及绝缘层14。图案化半导体层12包括第一半导体图案121设置于第一薄膜晶体管区101内、第二半导体图案122设置于第二薄膜晶体管区102内，以及储存电容下电极12B设置于储存电容区IOC内。图案化半导体层12可包括硅例如非晶硅层、多晶硅层、微晶硅层或纳米晶硅层，或是氧化物半导体层例如氧化铟嫁锋(indium gallium zinc oxide, IGZO)、氧化铟锋(indium zinc oxide, IZO)、氧化铟锡(indium tin oxide, ITO)、氧化钦(titanium oxide, TiO)、氧化锋(zinc oxide, ZnO)、氧化铟(indium oxide, InO)、氧化镓(gallium oxide, GaO),或其它各种适合的半导体层。绝缘层14系作为栅极绝缘层之用，其材料可为各式绝缘材料例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。随后，于绝缘层14上形成第一图案化导电层16，其中第一图案化导电层16包括画素电极设16P置于画素区10P内，以及第二栅极16G设置于第二薄膜晶体管区102内。在本实施例中，第一图案化导电层16系 利用图13至17图所示的方法加以形成。如图13所示，于绝缘层14上形成第一导电层16’，再于第一导电层16’上形成图案化光阻层18。图案化光阻层18具有第一光阻层181位于画素区IOP内、第二光阻层182位于第一薄膜晶体管区121内，以及第三光阻层183位于第二薄膜晶体管区120内。图案化光阻层18可利用例如光刻制程并搭配灰阶光罩加以形成，但不以此为限。此外，第二光阻层182的厚度小于第一光阻层181的厚度与第三光阻层183的厚度，且第一光阻层181的厚度与第三光阻层183的厚度大体上可相等，但不以此为限。如图14所示，接着去除未被第一光阻层181、第二光阻层182与第三光阻层183覆盖的第一导电层16’，以形成第一图案化导电层16。第一图案化导电层16包括画素电极16P位于画素区IOP内、第一阻挡图案161位于第一薄膜晶体管区101内，以及第二栅极16G位于第二薄膜晶体管区102内，其中第一阻挡图案161于垂直投影方向上覆盖第一半导体图案121，且第二栅极16G于垂直投影方向上部分覆盖第二半导体图案122。第一图案化导电层16可包括透明图案化导电层或不透明图案化导电层。若第一图案化导电层16选用透明图案化导电层，其材料可为例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合的透明导电材料。若第一图案化导电层16选用不透明图案化导电层，其的材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。接着，于在垂直投影方向上与第二栅极16G未重叠的第二半导体图案122中形成第三掺杂区203与第四掺杂区204，以及对储存电容下电极12B进 行掺杂。此外，第三掺杂区203与第四掺杂区204之间的第二半导体图案122则会形成第二通道区122C。第三掺杂区203与第四掺杂区204具有第二掺杂类型，例如P型掺杂，但不以此为限。第三掺杂区203、第四掺杂区204以及储存电容下电极12B可利用例如离子注入制程加以形成，但不以此为限。如图15所示，随后，进行灰化制程以移除第二光阻层182。如图16所示，移除第一阻挡图案161。如图17所示，接着，移除第一光阻层181以暴露出画素电极16P，以及移除第三光阻图案183以暴露出第二栅极16G。在本实施例中，第二栅极16G为透明电极。如图17所示，随后于绝缘层14上形成第二图案化导电层22。第二图案化导电层22可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第二图案化导电层22可包括不透明图案化导电层或透明图案化导电层。若第二图案化导电层22选用不透明图案化导电层，其的材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。若第二图案化导电层22选用透明图案化导电层，其材料可为例如氧化铟锡(ΙΤ0)、氧化铟锌(IZO)或其它适合的透明导电材料。第二图案化导电层22包括第一栅极221、转接电极22C以及储存电容上电极22T。第一栅极221设置于绝缘层14上并位于第一薄膜晶体管区101内，其中在垂直投影方向上第一栅极221系部分重叠第一半导体图案121。第一栅极221为不透明电极。转接电极22C设置于画素区IOP内，其中一部分的转接电极22C与画素电极16P接触并在垂直投影方向上部分重叠画素电极16P，而另一部分的转接电极22C位于绝缘层14的表面且在垂直投影方向上未与画素电极16P重叠。精确地说，转接电极22C覆盖了画素电极16P的部分上表面。储存电容上电极22T设置于绝缘层14上并位于储存电容区IOC内，且储存电容上电极22T、储存电容下电极12B以及位于储存电容上电极22T与储存电容下电极12B之间的绝缘层14构成储存电容。接着，于在垂直投影方向上与第一栅极221未重叠的第一半导体图案121中形成第一掺杂区201与第二掺杂区202，其中第一掺杂区201与第二掺杂区202具有与第二掺杂类型不同的第一掺杂类型，例如N型掺杂，但不以此为限。第一掺杂区201与第二掺杂区202可利用例如离子注入制程加以形成，但不以此为限。此外，如图18所示，为了避免短通道效应，本实施例的方法可选择性地于第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242,作为轻掺杂漏极(lightly doped drain, LDD),以降低漏电流。第一轻掺杂区241与第二轻掺杂区242具有第一掺杂类型，且第一轻掺杂区241与第二轻掺杂区242的掺杂浓度小于第一掺杂区201与第二掺杂区202的掺杂浓度。此外，第一轻掺杂区241以及第二轻掺杂区242之间的第一半导体图案121则会形成第一通道区121C。在本发明中，形成第一掺杂区201、第二掺杂区202、第一掺杂区201与第二掺杂区202的制程可如下所述，但不以此为限。去除部分的第一栅极221，以缩减第一栅极221的尺寸而进一步使部分的第一半导体图案121在垂直投影方向上与第一栅极221不重叠。随后，于在垂直投影方向上与缩减的第一栅极221未重叠的第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242。精确地说，在本实施例中，形成第一栅极221之后，可保留用以定义第一栅极221的光阻图案(图未示)，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，进行一等向性蚀刻制程例如湿蚀刻制程去除第一栅极221的部分侧壁以缩减第一栅极221的尺寸。随后移除光阻图案，再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。在一变化实施例中，形成第一栅极221之后，接着利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后进行灰化(ashing)制程，缩减用以定义第一栅极221的光阻图案(图未示)的尺寸。接着，进行一非等向性蚀刻制程例如干蚀刻制程去除未被灰化后的光阻图案所覆盖的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案。在上述两实施例中，第一轻掺杂区241以及第二轻掺杂区242不需使用额外光罩而可以自行对准方式形成，藉此第一轻掺杂区241以及第二轻掺杂区242的位置与第一栅极221的位置不会产生相对偏移。在另一变化实施例中，形成第一栅极221之后，移除用以定义第一栅极221的光阻图案，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，于第一栅极221上形成另一光阻图案(图未示)，其中光阻图案的尺寸小于第一栅极221的尺寸。接着去除光阻图案暴露出的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案。在 又一变化实施例中，可利用光阻图案(图未示)形成第一栅极221。接着利用遮罩例如阴影遮罩(shadow mask)或光罩(photo mask)遮蔽欲形成第一轻掺杂区241以及第二轻掺杂区242的区域，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后移除遮罩，再利用第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。如图19所示，随后形成介电层26覆盖绝缘层14、画素电极16P与第二图案化导电层22,并于介电层26与绝缘层14中形成第一开口 141暴露出第一掺杂区201、第二开口 142暴露出第二掺杂区202、第五开口 145暴露出第三掺杂区203以及第六开口 146暴露出第四掺杂区204，以及于介电层26中形成第三开口 143暴露出转接电极22C。第一开口 141、第二开口 142、第三开口 143、第五开口 145以及第六开口 146可利用例如光刻与蚀刻技术加以形成，但不以此为限。介电层26的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。另外，在本实施例中，介电层26亦可作为平坦层之用，其具有大体上具有平坦的表面，但不以此为限。接着于介电层26上形成第三图案化导电层28。第三图案化导电层28可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第三图案化导电层28包括不透明导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。第三图案化导电层28包括第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。第一源极281S填入第一开口 141并与第一掺杂区201电性连接；第一漏极281D填入第二开口 142并与第二掺杂区202电性连接以及填入第三开口 143与转接电极22C电性连接；第二源极282S填入第五开口 145并与第三掺杂区203电性连接；第二漏极282D填入第六开口 146并与第四掺杂区204电性连接。在本实施例中，第一漏极281D系经由第三开口 143与转接电极22C接触，藉此第一漏极281D透过转接电极22C与画素电极16P电性连接。由于第三开口 143系暴露出转接电极22C的位置，而不是暴露出画素电极16P，因此于蚀刻介电层26形成第三开口 143时，不会造成画素电极16P的损伤。在本实施例中，于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143可利用同一道光刻暨蚀刻制程加以达成。举例而言，可先进行干蚀刻制程蚀刻介电层26直到暴露出转接电极22C以形成第三开口 143，以及蚀刻掉预定形成第一开口 141、第二开口 142、第五开口 145与第六开口 146的位置的介电层26 ;接着再进行湿蚀刻制程蚀刻介电层26所暴露出的绝缘层14以形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，此时转接电极22C可作为蚀刻停止层之用，以避免画素电极16P受损。在其它实施例中，亦可仅使用干蚀刻制程或仅使用湿蚀刻制程于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143。在本实施例中，第一栅极221、第一半导体图案121、第一源极281S以及第一漏极281D构成了作为驱动薄膜晶体管的第一薄膜晶体管；第二栅极16G、第一半导体图案122、第二源极282S以及第二漏极282D构成了作为开关薄膜晶体管的第二薄膜晶体管。随后，于介电层26上形成保护层29，其中保护层29覆盖第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。接着于保护层29与介电层26中形成第四开口144，暴露出画素电极16P ，以形成阵列基板30。第四开口 144可利用例如光刻与蚀刻技术加以形成，但不以此为限。保护层29的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。在本实施例中，图案化半导体层12的材料系选用非晶硅，但不以此为限。此外，本实施例的方法可另包括进行活化制程例如快速热制程以及氢化制程例如等离子体氢化制程。活化制程可活化掺杂离子，以降低晶体管漏极与源极金属和半导体介面的接触电阻，使薄膜晶体管具有较佳的元件特性；氢化制程可提升薄膜晶体管的电子迁移率。活化制程可于离子掺杂之后的任何时间进行，而氢化制程需于介电层26形成之后方能进行，相关热制程将因各材料耐热程度不同，而搭配选择合适时间进行。如图20所不，随后于画素电极16P上形成发光层32与对向电极34。发光层32可包括有机发光层，例如红光有机发光层、绿光有机发光层、蓝光有机发光层或白光有机发光层，但不以此为限。发光层32亦可为其它可发出所需颜色的光线的有机发光层或无机发光层。对向电极34的材料可为透明导电材料例如氧化铟锡、氧化铟锌或其它适合的透明导电材料，或是不透明导电材料例如金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。画素电极16P与对向电极34系分别作为阳极与阴极，用以驱动发光层32发光。画素电极16P、对向电极34与发光层32会形成有机发光二极管。此外,提供上盖基板50，并利用框胶38接合阵列基板30与上盖基板50以形成本实施例的显示面板2。请参考图21，并一并参考图12至图19。图21绘示了本发明的第二实施例的变化实施例的制作显示面板的方法示意图。本变化实施例系揭示制作液晶显示面板的方法为范例，其中图12至图19所绘示的步骤为本变化实施例与第二实施例的共同步骤，因此本变化实施例的方法可接续图19的步骤后进行。如图21所示，于形成保护层29之后，接着于画素电极16P上形成液晶层LC。此外，提供对向基板40，并利用框胶38接合阵列基板30与对向基板40以形成本实施例的显示面板2’。对向基板40可包括另一基板42、彩色滤光片CF、黑色矩阵BM以及共通电极44等元件，其位置与作用为该领域具通常知识者所知悉，在此不再赘述。在本实施例中，第一薄膜晶体管可作为液晶显示面板的显示区的开关薄膜晶体管之用，而第二薄膜晶体管则可作为液晶显示面板的周边电路区的驱动薄膜晶体管之用，但不以此为限。请参考图22至图25。图22至图25绘示了本发明的第三实施例的制作显示面板的方法示意图。本实施例系揭示制作电激发光显示面板例如有机发光二极管显示面板的方法为范例，其中图12至图16所绘示的步骤为第二实施例与第三实施例的共同步骤，因此第三实施例的方法可接续图16的步骤后进行。如图22所示，随后于绝缘层14上形成第二图案化导电层22。第二图案化导电层22可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第二图案化导电层22包括不透明导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。第二图案化导电层22包括第一栅极221、第三栅极22G、转接电极22C以及储存电容上电极22T。第一栅极221设置于绝缘层14上并位于第一薄膜晶体管区101内，其中在垂直投影方向上第一栅极221系部分重叠第一半导体图案121。第三栅极22G设置于第二薄膜晶体管区102内，且第三栅极22G系形成于第二栅极16G上并与第二栅极16G接触。第三栅极22G为不透明电极，而第二栅极16G为透明电极。在本实施例中，第三栅极22G的尺寸大体上小于第二栅极16G的尺寸大体上相同，但不以此为限。在其它实施例中，第 三栅极22G的尺寸可大于或等于第二栅极16G的尺寸。转接电极22C设置于画素区IOP内，其中一部分的转接电极22C与画素电极16P接触并在垂直投影方向上部分重叠画素电极16P，而另一部分的转接电极22C位于绝缘层14的表面且在垂直投影方向上未与画素电极16P重叠。精确地说，转接电极22C覆盖了画素电极16P的部分上表面。储存电容上电极22T设置于绝缘层14上并位于储存电容区IOC内，且储存电容上电极22T、储存电容下电极12B以及位于储存电容上电极22T与储存电容下电极12B之间的绝缘层14构成储存电容。接着，于在垂直投影方向上与第一栅极221未重叠的第一半导体图案121中形成第一掺杂区201与第二掺杂区202，其中第一掺杂区201与第二掺杂区202具有与第二掺杂类型不同的第一掺杂类型，例如N型掺杂，但不以此为限。第一掺杂区201与第二掺杂区202可利用例如离子注入制程加以形成，但不以此为限。如图23所示，为了避免短通道效应，本实施例的方法可选择性地于第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242,作为轻掺杂漏极(lightly doped drain, LDD),以降低漏电流。第一轻掺杂区241与第二轻掺杂区242具有第一掺杂类型，且第一轻掺杂区241与第二轻掺杂区242的掺杂浓度小于第一掺杂区201与第二掺杂区202的掺杂浓度。此外，第一轻掺杂区241以及第二轻掺杂区242之间的第一半导体图案121则会形成第一通道区121C。在本发明中，形成第一掺杂区201、第二掺杂区202、第一掺杂区201与第二掺杂区202的制程可如下所述，但不以此为限。去除部分的第一栅极221，以缩减第一栅极221的尺寸而进一步使部分的第一半导体图案121在垂直投影方向上与第一栅极221不重叠。随后，于在垂直投影方向上与缩减的第一栅极221未重叠的第一半导体图案121中形成第一轻掺杂区241与第二轻掺杂区242。精确地说，在本实施例中，形成第一栅极221之后，可保留用以定义第一栅极221的光阻图案(图未示)，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，进行一等向性蚀刻制程例如湿蚀刻制程去除第一栅极221的部分侧壁以缩减第一栅极221的尺寸。随后移除光阻图案，再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。在一变化实施例中，形成第一栅极221之后，接着利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后进行灰化(ashing)制程，缩减用以定义第一栅极221的光阻图案(图未示)的尺寸。接着，进行一非等向性蚀刻制程例如干蚀刻制程去除未被灰化后的光阻图案所覆盖的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案。在上述两实施例中，第一轻掺杂区241以及第二轻掺杂区242不需使用额外光罩而可以自行对准方式形成，藉此第一轻掺杂区241以及第二轻掺杂区242的位置与第一栅极221的位置不会产生相对偏移。在另一变化实施例中，形成第一栅极221之后，移除用以定义第一栅极221的光阻图案，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。接着，于第一栅极221上形成另一光阻图案(图未示)，其中光阻图案的尺寸小于第一栅极221的尺寸。接着去除光阻图案暴露出的第一栅极221以缩减第一栅极221的尺寸。随后再利用缩减的第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242，并移除光阻图案。在又一变化实施例中，可利用光阻图案(图未示)形成第一栅极221。接着利用遮罩例如阴影遮罩(shadow mask)或光罩(photo mask)遮蔽欲形成第一轻掺杂区241以及第二轻掺杂区242的区域，并利用例如离子注入制程形成第一掺杂区201与第二掺杂区202。随后移除遮罩，再利用第一栅极221作为遮罩并利用例如离子注入制程形成第一轻掺杂区241以及第二轻掺杂区242。如图24所示，随后形成介电层26覆盖绝缘层14、画素电极16P与第二图案化导电层22,并于介电层26与绝缘层14中形成第一开口 141暴露出第一掺杂区201、第二开口 142暴露出第二掺杂区202、第五开口 145暴露出第三掺杂区203以及第六开口 146暴露出第四掺杂区204，以及于介电层26中形成第三开口 143暴露出转接电极22C。第一开口 141、第二开口 142、第三开口 143、第五开口 145以及第六开口 146可利用例如光刻与蚀刻技术加以形成，但不以此为限。介电层26的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。另外，在本实施例中，介电层26亦可作为平坦层之用，其具有大体上具有平坦的表面，但不以此为限。接着于介电层26上形成第三图案化导电层28。第三图 案化导电层28可利用例如沉积、光刻与蚀刻技术加以形成，但不以此为限。第三图案化导电层28包括不透明导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。第三图案化导电层28包括第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。第一源极281S填入第一开口 141并与第一掺杂区201电性连接；第一漏极281D填入第二开口 142并与第二掺杂区202电性连接以及填入第三开口 143与转接电极22C电性连接；第二源极282S填入第五开口 145并与第三掺杂区203电性连接；第二漏极282D填入第六开口 146并与第四掺杂区204电性连接。在本实施例中，第一漏极281D系经由第三开口 143与转接电极22C接触，藉此第一漏极281D透过转接电极22C与画素电极16P电性连接。由于第三开口 143系暴露出转接电极22C的位置，而不是暴露出画素电极16P，因此于蚀刻介电层26形成第三开口 143时，不会造成画素电极16P的损伤。在本实施例中，于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143可利用同一道光刻暨蚀刻制程加以达成。举例而言，可先进行干蚀刻制程蚀刻介电层26直到暴露出转接电极22C以形成第三开口 143，以及蚀刻掉预定形成第一开口 141、第二开口 142、第五开口 145与第六开口 146的位置的介电层26 ;接着再进行湿蚀刻制程蚀刻介电层26所暴露出的绝缘层14以形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，此时转接电极22C可作为蚀刻停止层之用，以避免画素电极16P受损。在其它实施例中，亦可仅使用干蚀刻制程或仅使用湿蚀刻制程于介电层26与绝缘层14中形成第一开口 141、第二开口 142、第五开口 145与第六开口 146，以及于介电层26中形成第三开口 143。在本实施例中，第一栅极221、第一半导体图案121、第一源极281S以及第一漏极281D构成了作为驱动薄膜晶体管的第一薄膜晶体管；第二栅极16G、第一半导体图案122、第二源极282S以及第二漏极282D构成了作为开关薄膜晶体管的第二薄膜晶体管。随后，于介电层26上形成保护层29，其中保护层29覆盖第一源极281S、第一漏极281D、第二源极282S以及第二漏极282D。接着于保护层29与介电层26中形成第四开口144，暴露出画素电极16P，以形成阵列基板30。第四开口 144可利用例如光刻与蚀刻技术加以形成，但不以此为限。保护层29的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如压克力，或有机/无机混合材料，但不以此为限。在本实施例中，图案化半导体层12的材料系选用非晶硅，但不以此为限。此外，本实施例的方法可另包括进行活化制程例如快速热制程以及氢化制程例如等离子体氢化制程。活化制程可活化掺杂离子，以降低晶体管 漏极与源极金属和半导体介面的接触电阻，使薄膜晶体管具有较佳的元件特性；氢化制程可提升薄膜晶体管的电子迁移率。活化制程可于离子掺杂之后的任何时间进行，而氢化制程需于介电层26形成之后方能进行，相关热制程将因各材料耐热程度不同，而搭配选择合适时间进行。如图25所不，随后于画素电极16P上形成发光层32与对向电极34。发光层32可包括有机发光层，例如红光有机发光层、绿光有机发光层、蓝光有机发光层或白光有机发光层，但不以此为限。发光层32亦可为其它可发出所需颜色的光线的有机发光层或无机发光层。对向电极34的材料可为透明导电材料例如氧化铟锡、氧化铟锌或其它适合的透明导电材料，或是不透明导电材料例如金属或合金，例如金、银、铜、铝、钛、钥等金属或其合金，但不以此为限。画素电极16P与对向电极34系分别作为阳极与阴极，用以驱动发光层32发光。画素电极16P、对向电极34与发光层32会形成有机发光二极管。此外,提供上盖基板50，并利用框胶38接合阵列基板30与上盖基板50以形成本实施例的显示面板3。
请参考图26，并一并参考图22至图24。图26绘示了本发明的第三实施例的变化实施例的制作显示面板的方法示意图。本变化实施例系揭示制作液晶显示面板的方法为范例，其中图22至图24所绘示的步骤为本变化实施例与第三实施例的共同步骤，因此本变化实施例的方法可接续图24的步骤后进行。如图26所示，于形成保护层29之后，接着于画素电极16P上形成液晶层LC。此外，提供对向基板40，并利用框胶38接合阵列基板30与对向基板40以形成本实施例的显示面板3’。对向基板40可包括另一基板42、彩色滤光片CF、黑色矩阵BM以及共通电极44等元件，其位置与作用为该领域具通常知识者所知悉，在此不再赘述。在本实施例中，第一薄膜晶体管可作为液晶显示面板的显示区的开关薄膜晶体管之用，而第二薄膜晶体管则可作为液晶显示面板的周边电路区的驱动薄膜晶体管之用，但不以此为限。综上所述，本发明的显示面板及其制作方法具有下列优点。显示面板的薄膜晶体管的源极掺杂区与漏极掺杂区、储存电容下电极以及画素电极可利用同一道灰阶光罩加以形成。显示面板的储存电容的下电极与上电极分别为掺杂半导体电极与不透明电极，其分别可与薄膜晶体管的半导体层与栅极的制程整合，因此不需增加额外制程且具有较佳的电容值。显示面板具有与薄膜晶体管的栅极共同形成的连接电极，且薄膜晶体管的漏极系经由连接电极与画素电极电性连接，因此连接电极不需利用额外制程加以制作，且此作法可避免画素电极于蚀刻介电层时受到损伤。再者，薄膜晶体管的源极掺杂区与漏极掺杂区系利用栅极作为遮罩进行离子注入，因此不需使用额外光罩而可以自行对准方式形成。此外，由图案化透明导电层构成的画素电极系于由第一图案化不透明导电层构成的转接电极之后形成，因此于沉积不透明导电层时不会造成图案化透明导电层的结晶。另外，由于画素电极与转接电极仅有小面积的重叠，因此在高温制程时不会产生剥离问题。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范 围。
权利要求
1.一种制作显示面板的方法，包括: 提供一基板，该基板具有一画素区以及一第一薄膜晶体管区； 于该基板上形成一图案化半导体层，该图案化半导体层包括一第一第一半导体图案，设置于该第一薄膜晶体管区内； 于该基板上形成一绝缘层，其中该绝缘层覆盖该图案化半导体层； 于该绝缘层上形成一第一图案化导电层，该第一图案化导电层包括一画素电极，设置于该画素区内； 于该绝缘层上形成一第二图案化导电层，该第二图案化导电层包括: 一第一栅极，设置于该第一薄膜晶体管区内，其中在一垂直投影方向上该第一栅极部分重叠该第一半导体图案；以及 一转接电极，设置于该画素区内，其中一部分的该转接电极与该画素电极接触并在该垂直投影方向上部分重叠该画素电极，而另一部分的该转接电极位于该绝缘层的表面且在该垂直投影方向上未与该画素电极重叠； 于在该垂直投影方向上与该第一栅极未重叠的该第一半导体图案中形成一第一掺杂区与一第二掺杂区，其中该第一掺杂区与该第二掺杂区具有一第一掺杂类型； 形成一介电层覆盖该绝缘层、该画素电极与该第二图案化导电层，并于该介电层与该绝缘层中形成一第一开口暴露出该第一掺杂区以及一第二开口暴露出该第二掺杂区，以及于该介电层中形成一第三开口暴露出该转接电极；以及 于该介电层上形成一第三图案化导电层，该第三图案化导电层包括: 一第一源极，填入该第一开口并与该第一掺杂区电性连接；以及一第一漏极，填入该第二开口并与该第二掺杂区电性连接以及填入该第三开口与该转接电极电性连接。
2.根据权利要求1所述的制作显示面板的方法，其特征在于，该图案化半导体层包括一多晶硅半导体层、该第一图案化导电层包括一透明导电层、该第二图案化导电层包括一不透明导电层，且该第三图案化导电层包括一不透明导电层。
3.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括于该介电层上形成一保护层，以覆盖该第一源极与该第一漏极，并于该保护层与该介电层中形成一第四开口，暴露出该画素电极。
4.根据权利要求3所述的制作显示面板的方法，其特征在于，该基板更具有一第二薄膜晶体管区以及一储存电容区， 该图案化半导体层更包括: 一第二半导体图案，设置于该基板上并位于该第二薄膜晶体管区内，其中该第二半导体图案具有一第三掺杂区与一第四掺杂区，且该第三掺杂区与该第四掺杂区具有一不同于该第一掺杂类型的第二掺杂类型；以及 一储存电容下电极，设置于该基板上并位于该储存电容区内； 该第二图案化导电层更包括: 一第二栅极，设置于该绝缘层上并位于该第二薄膜晶体管区内；以及 一储存电容上电极，设置于该绝缘层上并位于该储存电容区内； 该介电层与该绝缘层更具有:一第五开口，暴露出该第三掺杂区；以及 一第六开口，暴露出该第四掺杂区；以及 该第三图案化导电层更包括: 一第二源极，位于该第二薄膜晶体管区内，该第二源极填入该第五开口并与该第三掺杂区电性连接；以及 一第二漏极，位于该第二薄膜晶体管区内，该第二漏极填入该第六开口并与该第四掺杂区电性连接。
5.根据权利要求4所述的制作显示面板的方法，其特征在于，形成该第一图案化导电层的步骤包括: 于该绝缘层上形成一第一导电层； 于该第一导电层上形成一图案化光阻层，该图案化光阻层具有: 一第一光阻层，位于该画素区内； 一第二光阻层，位于该第一薄膜晶体管区内；以及 一第三光阻层，位于该第二薄膜晶体管区内，其中该第一光阻层的厚度大于该第二光阻层的厚度与该第三光阻层的厚度； 去除未被该第一光阻层、该第二光阻层与该第三光阻层覆盖的该第一导电层，以于该画素区内形成该画素电极、于该第一薄膜晶体管区内形成一第一阻挡图案，以及于该第二薄膜晶体管区内形成一第二阻挡图案，其中该第一阻挡图案于该垂直投影方向上覆盖该第一半导体图案，且该第二阻挡图案于该垂直投影方向上部分覆盖该第二半导体图案； 于在该垂直投影方向上与该第二阻挡图案未重叠的该第二半导体图案中形成该第三掺杂区与该第四掺杂区，以及对该储存电容下电极进行掺杂； 进行一灰化制程以移除该第二光阻层与该第三光阻层； 移除该第一阻挡图案以及该第二阻挡图案；以及 移除该第一光阻层。
6.根据权利要求3所述的制作显示面板的方法，其特征在于，该基板更具有一第二薄膜晶体管区以及一储存电容区， 该图案化半导体层更包括: 一第二半导体图案，设置于该基板上并位于该第二薄膜晶体管区内，其中该第二半导体图案具有一第三掺杂区与一第四掺杂区，且该第三掺杂区与该第四掺杂区具有一不同于该第一掺杂类型的第二掺杂类型；以及 一储存电容下电极，设置于该基板上并位于该储存电容区内； 该第二图案化导电层更包括: 一储存电容上电极，设置于该绝缘层上并位于该储存电容区内； 该介电层与该绝缘层更具有: 一第五开口，暴露出该第三掺杂区；以及 一第六开口，暴露出该第四掺杂区；以及 该第三图案化导电层更包括: 一第二源极，位于该第二薄膜晶体管区内，该第二源极填入该第五开口并与该第三掺杂区电性连接；以及一第二漏极，位于该第二薄膜晶体管区内，该第二漏极填入该第六开口并与该第四掺杂区电性连接。
7.根据权利要求6所述的制作显示面板的方法，其特征在于，形成该第一图案化导电层的步骤包括: 于该绝缘层上形成一第一导电层； 于该第一导电层上形成一图案化光阻层，该图案化光阻层具有: 一第一光阻层，位于该画素区内； 一第二光阻层，位于该第一薄膜晶体管区内；以及 一第三光阻层，位于该第二薄膜晶体管区内，其中该第二光阻层的厚度小于该第一光阻层的厚度与该第三光阻层的厚度； 去除未被该第一光阻层、该第二光阻层与该第三光阻层覆盖的该第一导电层，以于该画素区内形成该画素电极、于该第一薄膜晶体管区内形成一第一阻挡图案，以及于该第二薄膜晶体管区内形成一第二栅极，其中该第一阻挡图案于该垂直投影方向上覆盖该第一半导体图案，且该第二栅极于该垂直投影方向上部分覆盖该第二半导体图案； 于在该垂直投影方向上与该第二栅极未重叠的该第二半导体图案中形成该第三掺杂区与该第四掺杂区，以及对该储存电容下电极进行掺杂； 进行一灰化制程以移除该第二光阻层； 移除该第一阻挡图案；以及 移除该第一光阻层以及该第三光阻层。`
8.根据权利要求7所述的制作显示面板的方法，其特征在于，该第二图案化导电层更包括一第三栅极，设置于该第二薄膜晶体管区内，且该第三栅极形成于该第二栅极上并与该第二栅极接触。
9.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括: 去除部分的该第一栅极以缩减该第一栅极的尺寸而进一步暴露出部分的该第一半导体图案；以及 于在该垂直投影方向上与缩减的该第一栅极未重叠的该第一半导体图案中形成一第一轻掺杂区与一第二轻掺杂区，其中该第一轻掺杂区与该第二轻掺杂区具有该第一掺杂类型，且该第一轻掺杂区与该第二轻掺杂区的掺杂浓度小于该第一掺杂区与该第二掺杂区的掺杂浓度。
10.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括: 于该画素电极上形成一发光层；以及 于该发光层上形成一对向电极。
11.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括于该画素电极上形成一液晶层。
12.—种显不面板,包括: 一基板，该基板具有一画素区以及一第一薄膜晶体管区； 一第一半导体图案，设置于该基板上并位于该第一薄膜晶体管区内，其中该第一半导体图案具有一第一掺杂区与一第二掺杂区，且该第一掺杂区与该第二掺杂区具有一第一掺杂类型；一绝缘层，位于该基板上并覆盖该第一半导体图案； 一画素电极，设置于该绝缘层上并位于该画素区内； 一第一栅极，设置于该绝缘层上并位于该第一薄膜晶体管区，其中在一垂直投影方向上该第一栅极未重叠该第一掺杂区与该第二掺杂区； 一转接电极，设置于该画素区内，其中一部分的该转接电极与该画素电极接触并在该垂直投影方向上部分重叠该画素电极，而另一部分的该转接电极位于该绝缘层的表面且在该垂直投影方向上未与该画素电极重叠； 一介电层，覆盖该绝缘层、该画素电极以及该第一栅极，其中该介电层与该绝缘层具有一第一开口部分暴露出该第一掺杂区以及一第二开口部分暴露出该第二掺杂区，以及该介电层具有一第三开口部分暴露出该转接电极； 一第一源极，填入该第一开口并与该第一掺杂区电性连接；以及一第一漏极，填入该第二开口并与该第二掺杂区电性连接以及填入该第三开口与该转接电极电性连接。
13.根据权利要求12所述的显示面板，其特征在于，该画素电极包括一透明电极，且该转接电极包括一不透明电极。
14.根据权利要求12所述的显示面板，其特征在于，另包括一保护层设置于该介电层上，并覆盖该第一源极与该第一漏极，其中该保护层与该介电层具有一第四开口，暴露出该画素电极。
15.根据权利要求14所述的显示面板，其特征在于，该基板更具有一第二薄膜晶体管区以及一储存电容区，该显示面板更包括: 一第二半导体图案，设置于该基板上并位于该第二薄膜晶体管区内，其中该第二半导体图案具有一第三掺杂区与 一第四掺杂区，且该第三掺杂区与该第四掺杂区具有一不同于该第一掺杂类型的第二掺杂类型； 一储存电容下电极，设置于该基板上并位于该储存电容区内； 一储存电容上电极，设置于该绝缘层上并位于该储存电容区内； 一第二源极，设置于该介电层上并位于该第二薄膜晶体管区内，该第二源极与该第三掺杂区电性连接；以及 一第二漏极，设置于该介电层上并位于该第二薄膜晶体管区，该第二漏极与该第四掺杂区电性连接。
16.根据权利要求15所述的显示面板，其特征在于，另包括一第二栅极，设置于该绝缘层上并位于该第二薄膜晶体管区内。
17.根据权利要求16所述的显示面板，其特征在于，该第二栅极包括一不透明电极。
18.根据权利要求16所述的显示面板，其特征在于，该第二栅极包括一透明电极。
19.根据权利要求15所述的显示面板，其特征在于，另包括一第二栅极与一第三栅极，设置于该绝缘层上并位于该第二薄膜晶体管区内，其中该第二栅极包括一透明电极，该第三栅极包括一不透明电极，且该第三栅极设置于该第二栅极上并与该第二栅极接触。
20.根据权利要求12所述的显示面板，其特征在于，该第一半导体图案更具有一第一轻掺杂区与一第二轻掺杂区，该第一轻掺杂区与该第二轻掺杂区在该垂直投影方向上未与该第一栅极重叠，该第一轻掺杂区与该第二轻掺杂区具有该第一掺杂类型，且该第一轻掺杂区与该第二轻掺杂区的掺杂浓度小于该第一掺杂区与该第二掺杂区的掺杂浓度。
21.根据权利要求12所述的显示面板，其特征在于，另包括: 一发光层，设置于该画素电极上；以及 一对向电极，设置于该发光层上。
22.根据权利要求12所述的显示面板， 其特征在于，另包括一液晶层，设置于该画素电极上。
全文摘要
本发明提供一种显示面板及其制作方法。本发明的显示面板包括连接电极。连接电极系与薄膜晶体管的栅极由同一道光罩形成，且薄膜晶体管的漏极系经由连接电极与画素电极电性连接。因此，连接电极不需利用额外制程加以制作，且连接电极可避免画素电极于蚀刻介电层时受到损伤。显示面板的薄膜晶体管的源极掺杂区与漏极掺杂区、储存电容下电极以及画素电极可利用同一道灰阶光罩加以形成。
文档编号H01L27/12GK103227150SQ20131017865
公开日2013年7月31日 申请日期2013年5月15日 优先权日2013年3月22日
发明者周政伟, 胡晋玮 申请人:友达光电股份有限公司