一种FinTFET半导体器件及其制备方法
【专利摘要】本发明涉及一种FinTFET半导体器件及其制备方法，包括：步骤a：提供半导体衬底，在所述半导体衬底中形成有阱，在所述阱上形成鳍片；步骤b：在所述鳍片上形成栅极结构；步骤c：对所述栅极结构一侧的漏极区域进行LDD离子注入；在所述漏极区域上外延生长第一半导体材料并进行掺杂，形成抬升漏极；步骤d：对所述栅极结构另一侧的源极区域进行与漏极区域不同类型的LDD离子注入；在所述漏极区域上外延生长第二半导体材料并进行掺杂，形成抬升源极。在本发明中将隧道场效应晶体管(TFET)与所述鳍片场效应晶体管Finfet的制备工艺进行融合，所述FinTFET和现有技术中的Finfet相比具有更小的浅沟道效应，而且具有更快开关速度，进一步提高了器件的性能。
【专利说明】—种FinTFET半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体地，本发明涉及一种FinTFET半导体器件及其制备方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。
[0003]随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出，但是由于器件尺寸的缩小，引起鳍片场效应晶体管(FinFET)中的短沟道效应，使器件性能降低。
[0004]但是由于器件尺寸的进一步缩小，微电子器件典型地是在半导体衬底上制作成集成电路，其包括互补金属氧化物半导体(CMOS)场效应晶体管，而互补金属氧化物半导体场效应晶体管为其中的核心元件。在这几年中，CMOS晶体管的尺寸和操作电压不断的减少或缩小以得到更高的性能和封装密度的集成电路。
[0005]然而，缩小CMOS晶体管的问题之一就是会使总功率消耗不断增加。这部分是因为漏电流增加(例如因短沟道效应)，使电源电压继续减少。后者的问题主要是因为反转亚阈值斜率(inverse subthreshold slope)被限制在(最少)约60毫伏(mV)/浓度变化十倍(decade)，以使得将晶体管由关切换至开的状态需要一定的电压改变，而因此造成最小电源电压。
[0006]因此，隧道场效应晶体管(TFET)被视为互补金属氧化物半导体场效应晶体管(MOSFET)的最佳选择，因其没有短沟道效应的问题，且因其的亚阈值斜率可少于60mV/decade (传统MOSFET物理性上的限制)，而使其可使用更低的电压，而且具有更小的断开状态电流(off current)。但在另一方面，TFET典型地会有低的开态电流的问题，此缺点与隧道势垒的高电阻有关。
[0007]随着半导体器件尺寸的缩小，如何克服鳍片场效应晶体管(FinFET)中的短沟道效应，进一步提高器件的性能，并进一步提高集成度成为需要解决的问题。
【发明内容】
[0008]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0009]为了有效解决上述问题，本发明提出了一种FinTFET半导体器件的制备方法，包括:
[0010]步骤a:提供半导体衬底，在所述半导体衬底中形成有阱，在所述阱上形成鳍片；
[0011]步骤b:在所述鳍片上形成栅极结构；
[0012]步骤c:对所述栅极结构一侧的漏极区域进行LDD离子注入；
[0013]在所述漏极区域上外延生长第一半导体材料并进行掺杂，形成抬升漏极；
[0014]步骤d:对所述栅极结构另一侧的源极区域进行与漏极区域不同类型的LDD离子注入；
[0015]在所述源极区域上外延生长第二半导体材料并进行掺杂，形成抬升源极。
[0016]作为优选，所述方法在步骤d之后还包括步骤e:
[0017]在所述抬升源极、所述抬升漏极和所述栅极结构上形成电连接。
[0018]作为优选，所述鳍片选用硅或者轻掺杂硅。
[0019]作为优选，所述轻掺杂硅的掺杂类型与所述抬升漏极的掺杂类型相同。
[0020]作为优选,所述掺杂为原位掺杂。
[0021]作为优选，所述抬升漏极的原位掺杂类型和所述漏极区域进行LDD离子注入的类型为P型或N型；
[0022]相应地，所述抬升源极的原位掺杂类型和所述源极区域进行LDD离子注入的类型为N型或P型。
[0023]作为优选，所述第一半导体材料和所述第二半导体材料相同或者不同。
[0024]作为优选，所述第一半导体材料选自SiGe和SiC中的一种；
[0025]当所述源极区域进行LDD离子注入的类型为N型时，所述第二半导体材料为SiC ；
[0026]当所述源极区域进行LDD离子注入的类型为P型时，所述第二半导体材料为SiGe。
[0027]作为优选，所述源极区域的LDD离子注入为高剂量掺杂，以形成陡峭的掺杂轮廓(a steep doping profile)。
[0028]作为优选，所述栅极结构为金属栅极结构。
[0029]作为优选，所述步骤c和所述步骤d的顺序互换。
[0030]本发明还提供了一种FinTFET半导体器件，包括:
[0031]半导体衬底；
[0032]位于所述半导体衬底中的阱；
[0033]位于所述阱上的鳍片；
[0034]环绕所述鳍片的栅极结构；
[0035]位于所述栅极结构两侧的掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域；
[0036]位于所述浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域上的掺杂类型不同的抬升源极和抬升漏极。
[0037]作为优选，所述器件还包括位于所述掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域之间的隧道结。
[0038]作为优选，所述抬升源极和所述抬升漏极选用相同或者不同的材料，
[0039]所述抬升漏极选用SiGe和SiC中的一种；
[0040]当所述浅掺杂源极掺杂区域的掺杂类型为N型时，所述抬升源极选用SiC ；
[0041]当所述浅掺杂源极掺杂区域的掺杂类型为P型时，所述抬升源极选用SiGe。
[0042]作为优选，所述栅极结构为金属栅极结构。
[0043]作为优选，所述浅掺杂源极掺杂区域选用高剂量掺杂，以形成陡峭的掺杂轮廓(asteep doping profile)。
[0044]作为优选，所述鳍片选用硅或者轻掺杂硅，所述轻掺杂硅的掺杂类型与所述抬升漏极的掺杂类型相同。
[0045]在本发明中将隧道场效应晶体管(TFET)与所述鳍片场效应晶体管Finfet的制备工艺进行融合，在鳍片场效应晶体管(Finfet)的工艺中制备隧道场效应晶体管(TFET)，得到鳍片隧道场效应晶体管(FinTFET)，所述FinTFET和现有技术中的Finfet相比具有更小的浅沟道效应，具有更大的打开状态下的电流(on current)和更小的断开状态下的电流(off current),而且 FinTFET 的反转亚阈值斜率(inverse subthreshold slope)不再受到约60毫伏(mV) /浓度变化十倍(decade )的限制，具有更快开关速度，进一步提高了器件的性能。
【专利附图】
【附图说明】
[0046]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0047]图1A-1D为制备N型FinTFET制备过程剖面示意图；
[0048]图2A-2D为制备P型FinTFET制备过程剖面示意图；
[0049]图3为所述FinTFET器件的结构示意图；
[0050]图4为制备所述FinTFET的工艺流程图。
【具体实施方式】
[0051]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0052]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述改善薄膜沉积时颗粒缺陷的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0053]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0054]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0055]在本发明中为了解决现有技术中鳍片场效应晶体管(Finfet)中存在浅沟道效应以及反转亚阈值斜率(inverse subthreshold slope)被限制在(最少)约60毫伏(mV)/10 (decade)的缺陷，在本发明中将隧道场效应晶体管(TFET)与所述鳍片场效应晶体管Finfet的制备工艺进行融合，在鳍片场效应晶体管(Finfet)的工艺中制备隧道场效应晶体管(TFET)，得到鳍片隧道场效应晶体管(FinTFET)，通过所述方法以解决现有技术中存在的弊端。
[0056]下面结合附图1A-1D和图2A-2D对本发明的【具体实施方式】做详细的说明，其中图1A-1D为制备N型FinTFET制备过程剖面示意图；图2A-2D为制备P型FinTFET制备过程剖面示意图，在图1A-1D和图2A-2D中，1、II和III为沿YY '、X1X1 '、X2X2 '方向的示意图，其中所述YY '、X1X1 '、X2X2 '方向如左上角小图所示。
[0057]参照图1A，在图1A中1、11和III为沿YY'XlXl 'X2X2 z方向的示意图，首先提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、SiGe等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选硅衬底。
[0058]在所述衬底中形成N阱101，在本发明的一【具体实施方式】中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱101，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱101。
[0059]在所述半导体衬底上至少形成鳍片102，所述鳍片102的形成方法为:首先在所述半导体衬底上形成半导体材料层，所述半导体材料层可以S1、SiGe、Ge或者II1-V材料，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体材料层，在所述半导体材料层上形成鳍片102，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片的形成仅仅是示例性的，并不局限于该方法。
[0060]在本发明的一具体地实施方式中，作为优选实现方式在所述半导体衬底上沉积Si，在沉积Si的同时还可以进行轻掺杂，进行N型掺杂，掺杂类型和后续工艺中漏区内掺杂的类型相同，然后再进一步形成鳍片102，所述鳍片为N型鳍片。
[0061]参照图1B (如图1、II和III)，在所述鳍片102上形成栅极结构103，其中所述栅极结构103为环绕栅极，环绕所述鳍片102，作为优选，所述栅极结构103为金属栅极结构，具体地，首先在所述鳍片102上形成虚拟栅极结构，例如在所述鳍片102上形成栅极材料层，所述栅极材料层可以包括各个材料，作为优选，所述栅极材料层可以包括掺杂的多晶硅和多晶硅-锗合金材料(S卩，具有从每立方厘米大约IelS到大约le22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
[0062]类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于:蒸发方法和溅射方法。
[0063]具体地，首先在半导体衬底上形成栅极介电层，然后在栅极介电层上形成栅极材料层。在一实施例中，栅极材料层由多晶硅材料组成。栅极介电层以及栅极材料层优选的形成方法包括化学气相沉积法(CVD),如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极材料层的厚度以小于约1200埃为佳。
[0064]所述栅极材料层可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。所述栅极材料层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极材料层的厚度为800到3000埃。
[0065]在本发明中优选形成多晶硅栅极结构，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括:反应气体为硅烷(SiH4),所述硅烧的流量范围可为100?200立方厘米/分钟(sccm),如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米汞柱(mTorr)，如300mTorr ;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm),如8slm、10slm或15slm。
[0066]在形成栅极材料层之后，在水平面上与鳍片102垂直的方向上图案化所述栅极材料层，以形成环绕鳍片的虚拟栅极结构，所述图案化方法可以选用和形成鳍片一样的方法，此外，本领域技术人员还可以选用其他的公知方法，在此不再赘述。
[0067]在所述虚拟栅极结构上形成偏移侧壁以及间隙壁，所述偏移侧壁以及间隙壁的形成方法可以选用本领域常用方法，在此不再赘述，然后去除所述虚拟栅极结构，形成沟槽，具体地，所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。
[0068]在所述沟槽中形成金属栅极结构，所述金属栅极结构通过沉积多个薄膜堆栈形成。所述薄膜包括功函数金属层，阻挡层和金属材料层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
[0069]在本发明的一个实施例中使用原子层沉积(ALD)、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiN和TaN、上述的组合。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。所述金属材料层可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成金属栅极结构。
[0070]如图1B中的II所示，所述金属栅极结构位于所述鳍片102的中间位置，以在后续的工艺中在所述金属栅极结构的两侧形成浅掺杂漏极掺杂区域和浅掺杂源极掺杂区域。
[0071]参照图1C (如图1、II和III)，执行浅掺杂(LDD)于栅极结构103任一侧的衬底中，形成浅掺杂漏极掺杂区域。形成所述浅掺杂漏极掺杂区域的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，例如在衬底上NMOS区域进行N型掺杂，以形成N型晶体管，在PMOS区域进行P型掺杂，以形成P型晶体管，所述浅掺杂漏极掺杂区域中可以形成N型或者P型掺杂，所述N型掺杂剂包括P、As、Sb，所述P型掺杂剂包括B和BF和In，在本发明的一【具体实施方式】中如图所示，形成N型掺杂，所述掺杂方法可以为以下任一种方法:
[0072]第一种方法为离子注入(Nitrogen implantat1n),所述注入的离子能量为Ikev-1Okev,注入的离子剂量为5X 1014_5X 116原子/cm2。在本发明中优选为400°C以下，而且通过所述方法可以较为独立的控制杂质分布(离子能量)以及杂质浓度(离子流密度和注入时间)，该方法更容易获得高浓度的掺杂，并且为各向异性掺杂，能独立的控制深度和浓度。
[0073]本发明还可选用等离子掺杂(plasma doping),当采用该方法时一般选用较高的温度，在本发明中一般选用900-1200°C，所述方法为各向同性。
[0074]在本发明的一【具体实施方式】中，在所述漏极区域中执行N型离子注入，在注入过程中可以在所述漏极区域以外的衬底上形成掩膜层。
[0075]然后在所述漏极区域生长第一半导体材料，以形成抬升漏极104:
[0076]具体地在本发明的实施方式中为了避免在所述源极区域上沉积第一半导体材料，在所述金属栅极结构103和源极区域上形成外延阻挡层，所述外延阻挡层可以为二氧化硅层或者氮化硅层，所述外延阻挡层可以通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成。作为示例，所述氮化硅层可以是通过氨气和二氯硅烷在750°C左右的温度下，采用低压化学气相沉积形成的。
[0077]接着在所述浅掺杂漏极掺杂区域上形成抬升漏极104，如图1II所示，沉积第一半导体材料，所述第一半导体材料可以为SiC或SiGe，优选为SiC。所述SiC通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或外延生长等其它先进的沉积技术形成，优选原子层沉积(ALD)方法或者外延生长。
[0078]在本发明的一实施例中，利用外延生长技术，在1000-1600°C温度下，在漏极区域外延生长SiC，外延生长中所用源气为SiH4和C3H8，在外延过程中通入H2,N2作为载气，同时实现η型的原位掺杂，典型生长温度为1500?1600°C，然后进一步的在1600?1700°C下退火，可得到90%以上的激活率。
[0079]在形成所述抬升漏极104之后去除所述外延阻挡层。
[0080]参照图1D (如图1、11和III)，执行浅掺杂(LDD)于所述源极区域中，形成浅掺杂源极掺杂区域。同样，所述源极区域中可以形成N型或者P型掺杂，在本发明的具体地实施方式中如I所示，所述漏极区域中形成N型掺杂，则所述源极区域中形成P型掺杂，所述P型掺杂剂包括B和BF和In，所述掺杂方法也可以参照所述漏极区域的掺杂方法，在此不再赘述。
[0081]作为优选，所述浅掺杂源极极掺杂区域选用高剂量掺杂，所述注入的离子能量为lkev-30kev，注入的离子剂量为5X 1016-5X 1022原子/cm2，以在所述源极区域以形成陡峭的掺杂轮廓(a steep doping profile)。
[0082]在所述浅掺杂源极掺杂区域上外延生长第二半导体材料，形成抬升源极105，所述第二半导体材料可以和所述第一半导体材料相同或者不同，所述第二半导体材料为SiGe，在本发明的一具体地实施方式中所述第二半导体材料和所述第一半导体材料不同，为SiGe,所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种，优选为选择性外延，作为优选，还可以在抬升漏极104上形成外延阻挡层。
[0083]所述SiGe外延时可以通入硼烷BH3等掺杂气体，原位掺杂浓度可以为1014_102°原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
[0084]在本发明的一具体地实施方式中，在沉积所述SiGe时通入原料气体，例如含Ge的气体GeH4，并选择H2作为载气，其中反应气体和载气的流量比为0.01，选择SiH2Cl2作为反应气体，选择H2作为载气，其中反应气体和载气的流量比为0.01，沉积的温度为500-950°C，优选为650-750°C，气体压力为lO-lOOTorr，优选为20_40Torr，沉积过程中通入硼烷BH3进行掺杂，原位掺杂浓度可以为1014-102°原子/cm3。
[0085]在形成所述抬升源极105和抬升漏极104之后，在所述抬升源极105、栅极结构103和抬升漏极104上形成电连接，具体地，在所述抬升源极105、栅极结构103和抬升漏极104沉积导电材料，优选为金属W，但并不局限与金属W，然后平坦化，形成金属覆盖层，用于电连接，具体方法可以选用本领域常用方法，在此不再赘述。
[0086]此外，图2A-D描述了形成P型FinTFET的过程示意图，在该形成过程中，在所述衬底中形成P阱，P型鳍片，在所述漏极区域形成P型轻掺杂，所述抬升漏极为SiGe或者SiC，并进行P型掺杂，所述源极区域形成N型掺杂，所述抬升源极为SiC，并进行N型掺杂，其具体的形成方法可以参照N型FinTFET的形成方法，在此不再赘述。为了和图1进行区别，在图2中对所述编号进行了调整，具体如下阱101 '、鳍片102 '、栅极结构103 '和抬升漏极104 ,和抬升源极105 ,。
[0087]在本发明中将隧道场效应晶体管(TFET)与所述鳍片场效应晶体管Finfet的制备工艺进行融合，在鳍片场效应晶体管(Finfet)的工艺中制备隧道场效应晶体管(TFET)，得到鳍片隧道场效应晶体管(FinTFET)，所述FinTFET和现有技术中的Finfet相比具有更小的浅沟道效应，具有更大的开电路(on current)和更小的关电流(off current),而且FinTFET的反转亚阈值斜率(inverse subthreshold slope)不再受到约60毫伏(mV)/decade的限制，具有更快开关速度，进一步提高了器件的性能。
[0088]本发明还提供了一种半导体器件，如图3所示，包括:
[0089]半导体衬底；
[0090]位于所述半导体衬底中的阱101 ;
[0091]位于所述阱上的鳍片102 ；
[0092]环绕所述鳍片的栅极结构103 ；
[0093]位于所述栅极结构两侧的所述阱中掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域；
[0094]位于所述浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域上的掺杂类型不同的抬升源极105和抬升漏极104。
[0095]作为优选，所述器件还包括位于所述掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域之间的隧道结106。
[0096]作为优选，作为优选，所述抬升源极和所述抬升漏极选用相同或者不同的材料，所述抬升漏极选用SiGe和SiC中的一种；当所述浅掺杂源极掺杂区域的掺杂类型为N型时，所述抬升源极选用SiC ;当所述浅掺杂源极掺杂区域的掺杂类型为P型时，所述抬升源极选用 SiGe。
[0097]其中，所述栅极结构为金属栅极结构；所述鳍片选用硅或者轻掺杂硅，所述轻掺杂硅的掺杂类型与所述抬升的漏极的掺杂类型相同。
[0098]作为优选，所述浅掺杂源极掺杂区域选用高剂量掺杂，以形成陡峭的掺杂轮廓(asteep doping profile)。
[0099]图4为本发明所述半导体器件制备方法流程图，具体地包括以下步骤:
[0100]步骤a:提供半导体衬底，在所述半导体衬底中形成有阱，在所述阱上形成鳍片；
[0101]步骤b:在所述鳍片上形成栅极结构；
[0102]步骤c:对所述栅极结构一侧的漏极区域进行LDD离子注入；
[0103]在所述漏极区域上外延生长第一半导体材料并进行掺杂，形成抬升漏极；
[0104]步骤d:对所述栅极结构另一侧的源极区域进行与漏极区域不同类型的LDD离子注入；
[0105]在所述漏极区域上外延生长第二半导体材料并进行掺杂，形成抬升源极。
[0106]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种FinTFET半导体器件的制备方法，包括: 步骤a:提供半导体衬底，在所述半导体衬底中形成有阱，在所述阱上形成鳍片； 步骤b:在所述鳍片上形成栅极结构； 步骤c:对所述栅极结构一侧的漏极区域进行LDD离子注入； 在所述漏极区域上外延生长第一半导体材料并进行掺杂，形成抬升漏极； 步骤d:对所述栅极结构另一侧的源极区域进行与漏极区域不同类型的LDD离子注A ； 在所述源极区域上外延生长第二半导体材料并进行掺杂，形成抬升源极。
2.根据权利要求1所述的方法，其特征在于，所述方法在步骤d之后还包括步骤e: 在所述抬升源极、所述抬升漏极和所述栅极结构上形成电连接。
3.根据权利要求1所述的方法，其特征在于，所述鳍片选用硅或者轻掺杂硅。
4.根据权利要求3所述的方法，其特征在于，所述轻掺杂硅的掺杂类型与所述抬升漏极的掺杂类型相同。
5.根据权利要求1所述的方法，其特征在于，所述掺杂为原位掺杂。
6.根据权利要求5所述的方法，其特征在于，所述抬升漏极的原位掺杂类型和所述漏极区域进行LDD离子注入的类型为P型或N型； 相应地，所述抬升源极的原位掺杂类型和所述源极区域进行LDD离子注入的类型为N型或P型。
7.根据权利要求1所述的方法，其特征在于，所述第一半导体材料和所述第二半导体材料相同或者不同。
8.根据权利要求1或7所述的方法，其特征在于，所述第一半导体材料选自SiGe和SiC中的一种； 当所述源极区域进行LDD离子注入的类型为N型时，所述第二半导体材料为SiC ； 当所述源极区域进行LDD离子注入的类型为P型时，所述第二半导体材料为SiGe。
9.根据权利要求1所述的方法，其特征在于，所述源极区域的LDD离子注入为高剂量掺杂，以形成陡峭的掺杂轮廓。
10.根据权利要求1所述的方法，其特征在于，所述栅极结构为金属栅极结构。
11.根据权利要求1所述的方法，其特征在于，所述步骤C和所述步骤d的顺序互换。
12.—种FinTFET半导体器件，包括: 半导体衬底； 位于所述半导体衬底中的阱； 位于所述阱上的鳍片； 环绕所述鳍片的栅极结构； 位于所述栅极结构两侧的掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域； 位于所述浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域上的掺杂类型不同的抬升源极和抬升漏极。
13.根据要求12所述的器件，其特征在于，所述器件还包括位于所述掺杂类型不同的浅掺杂源极掺杂区域和浅掺杂漏极掺杂区域之间的隧道结。
14.根据要求12所述的器件，其特征在于，所述抬升源极和所述抬升漏极选用相同或者不同的材料。
15.根据要求12所述的器件，其特征在于，所述抬升漏极选用SiGe和SiC中的一种； 当所述浅掺杂源极掺杂区域的掺杂类型为N型时，所述抬升源极选用SiC ； 当所述浅掺杂源极掺杂区域的掺杂类型为P型时，所述抬升源极选用SiGe。
16.根据要求12所述的器件，其特征在于，所述栅极结构为金属栅极结构。
17.根据要求12所述的器件，其特征在于，所述浅掺杂源极掺杂区域选用高剂量掺杂，以形成陡峭的掺杂轮廓。
18.根据要求12所述的器件，其特征在于，所述鳍片选用硅或者轻掺杂硅，所述轻掺杂硅的掺杂类型与所述抬升漏极的掺杂类型相同。
【文档编号】H01L29/10GK104183487SQ201310190259
【公开日】2014年12月3日 申请日期:2013年5月21日 优先权日:2013年5月21日
【发明者】黄新运 申请人:中芯国际集成电路制造(上海)有限公司